JPS631128A - 同期化制御方式 - Google Patents
同期化制御方式Info
- Publication number
- JPS631128A JPS631128A JP61142824A JP14282486A JPS631128A JP S631128 A JPS631128 A JP S631128A JP 61142824 A JP61142824 A JP 61142824A JP 14282486 A JP14282486 A JP 14282486A JP S631128 A JPS631128 A JP S631128A
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- frame
- synchronization
- circuit
- bits
- syndrome
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- Pending
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- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
巡回符号を用いた誤り訂正方式に於いて、１フレームの
受信信号を検査多項式で割算し、剰余が０となる位置を
フレーム同期位置として同期検出を行うもので、フレー
ム同期信号を省略することができるから、誤り訂正を行
うと共に伝送効率の向上を図ることができる。
受信信号を検査多項式で割算し、剰余が０となる位置を
フレーム同期位置として同期検出を行うもので、フレー
ム同期信号を省略することができるから、誤り訂正を行
うと共に伝送効率の向上を図ることができる。
本発明は、フレーム同期ビットが付加されていないフレ
ーム形式の受信信号のフレーム同期をとる同期化制御方
式に関するものである。
ーム形式の受信信号のフレーム同期をとる同期化制御方
式に関するものである。
ディジタル多重無線通信方式に於いては、周波数利用効
率の向上を図る為に、多値変調方式が多く採用されるよ
うになった。その場合、多値数を多くするに従ってノイ
ズ・マージンが減少し、常時１０−”程度のエラーが発
生することがある。
率の向上を図る為に、多値変調方式が多く採用されるよ
うになった。その場合、多値数を多くするに従ってノイ
ズ・マージンが減少し、常時１０−”程度のエラーが発
生することがある。
その為、冗長ビットを付加して、誤り訂正を行う方式が
採用されている。例えば、巡回符号を用いた誤り訂正方
式に於いては、ブロックの区切りを見付けて、シンドロ
ーム計算を行う必要があり、簡単な構成でその区切りを
見付ることが要望されている。
採用されている。例えば、巡回符号を用いた誤り訂正方
式に於いては、ブロックの区切りを見付けて、シンドロ
ーム計算を行う必要があり、簡単な構成でその区切りを
見付ることが要望されている。
第４図は従来例のブロック図であり、入力端子４２に第
４図に示すフレームフォーマットの受信信号が加えられ
る。即ち、１ビツトのフレーム同期ビットＦと、ｋ−１
ビツトのデータＤ Ｉ＋ ・・・Ｄ、−１とからなる
にビットの情報ビットと、ｍビットの検査ビットＣＫ、
、 ・・・ＣＫＩＩとにより１フレームが形成されて
いる。又入力端子４３に受信信号のビットに同期化され
た受信クロック信号が加えられ、そのクロック信号に同
期してフレームパターン発生回路３８からフレームパタ
ーンが発生されて、−数構出回路３７に加えられ、この
フレームパターンと受信信号のフレーム同期ビットＦと
の一致検出が行われる。
４図に示すフレームフォーマットの受信信号が加えられ
る。即ち、１ビツトのフレーム同期ビットＦと、ｋ−１
ビツトのデータＤ Ｉ＋ ・・・Ｄ、−１とからなる
にビットの情報ビットと、ｍビットの検査ビットＣＫ、
、 ・・・ＣＫＩＩとにより１フレームが形成されて
いる。又入力端子４３に受信信号のビットに同期化され
た受信クロック信号が加えられ、そのクロック信号に同
期してフレームパターン発生回路３８からフレームパタ
ーンが発生されて、−数構出回路３７に加えられ、この
フレームパターンと受信信号のフレーム同期ビットＦと
の一致検出が行われる。
又入力端子４２に加えられた受信信号は、演算回路３１
及び遅延回路３５に加えられ、この遅延回路３５により
各部の処理時間に相当する時間の遅延が与えられて、誤
り訂正回路を形成する排他的オア回路３６に加えられる
。演算回路３１は、フレームカウンタ３２からのフレー
ムパルスを区切りを示す信号として、１フレ一ム分の受
信信号についての演算を行うものであり、検査多項式に
よる割算結果の剰余ビットが訂正ビット位置判定回路３
４に加えられる。
及び遅延回路３５に加えられ、この遅延回路３５により
各部の処理時間に相当する時間の遅延が与えられて、誤
り訂正回路を形成する排他的オア回路３６に加えられる
。演算回路３１は、フレームカウンタ３２からのフレー
ムパルスを区切りを示す信号として、１フレ一ム分の受
信信号についての演算を行うものであり、検査多項式に
よる割算結果の剰余ビットが訂正ビット位置判定回路３
４に加えられる。
この訂正ビット位置判定回路３４は、リードオンリメモ
リ （ＲＯＭ）等により構成され、割算結果の剰余ビッ
トから情報ビットの誤り位置情報が出力され、誤り位置
のタイミングに訂正信号が排他的オア回路３６に加えら
れて、誤りビットのみが反転される。それによって誤り
ビットが訂正されて、正しい受信信号が出力端子４４か
ら出力される。
リ （ＲＯＭ）等により構成され、割算結果の剰余ビッ
トから情報ビットの誤り位置情報が出力され、誤り位置
のタイミングに訂正信号が排他的オア回路３６に加えら
れて、誤りビットのみが反転される。それによって誤り
ビットが訂正されて、正しい受信信号が出力端子４４か
ら出力される。
同期保護回路３３は、前方保護及び後方保護を行うもの
で、−数構出回路３７からの一致検出信号が所定回数連
続した時或いは所定時間内に所定回数以上得られた時に
、同期引込みと判定し、同期引込状態となると、その後
は、所定回数連続して不一致検出、或いは所定時間内に
所定回数以上不一致検出が行われた時に、同期外れと判
定するものである。そして、同期外れ状態に於いては、
不一致検出によりパルス発振器４１からパルスをスイッ
チ３９及びオア回路４０を介してフレームカウンタ３２
に加えて、フレームカウンタ３２を受信クロック信号に
よる歩道よりも余分に歩進させ、これを繰り返して、フ
レーム同期をとるものである。
で、−数構出回路３７からの一致検出信号が所定回数連
続した時或いは所定時間内に所定回数以上得られた時に
、同期引込みと判定し、同期引込状態となると、その後
は、所定回数連続して不一致検出、或いは所定時間内に
所定回数以上不一致検出が行われた時に、同期外れと判
定するものである。そして、同期外れ状態に於いては、
不一致検出によりパルス発振器４１からパルスをスイッ
チ３９及びオア回路４０を介してフレームカウンタ３２
に加えて、フレームカウンタ３２を受信クロック信号に
よる歩道よりも余分に歩進させ、これを繰り返して、フ
レーム同期をとるものである。
誤り訂正を行う為に、フレーム同期をとる必要があり、
その為に第５図に示すようにフレーム同期ビットＦが付
加されている。従って、フレーム同期ビットＦを１ビツ
ト、データＤ１．・・・・Ｄ、−３をに一１ビット、検
査ビットＣＫ、、 ・・・ＣＫ、をｍビットとすると
、 （ｋ −１） ／ （ｋ ＋ｍ） の伝送効率となり、フレーム同期ビットＦを省略するこ
とにより、伝送効率を向上させることができる。
その為に第５図に示すようにフレーム同期ビットＦが付
加されている。従って、フレーム同期ビットＦを１ビツ
ト、データＤ１．・・・・Ｄ、−３をに一１ビット、検
査ビットＣＫ、、 ・・・ＣＫ、をｍビットとすると
、 （ｋ −１） ／ （ｋ ＋ｍ） の伝送効率となり、フレーム同期ビットＦを省略するこ
とにより、伝送効率を向上させることができる。
本発明は、フレーム同期ビットＦを省略してもフレーム
同期がとれるようにすることを目的とするものである。
同期がとれるようにすることを目的とするものである。
本発明の同期化制御方式は、第１図を参照して説明する
と、１フレームの受信信号Ｆ ｆＸｌについて検査多項
式Ｇ （Ｘｌで割算を行う演算回路（Ｆ （Ｘｌ ／
Ｇ（Ｘｌ）１と、フレームカウン２とを備え、演算回路
１により得られたシンドロームＳ （ＸｌがＯ以外の時
にフレームカウンタ２を受信クロック信号によるよりも
余分に歩進させ、且つそのシンドロームＳ（×）に基づ
いて誤り訂正部３に於いて誤りビットが訂正される。又
シンドロームＳ （Ｘ）がＯの場合には、フレーム同期
位置を示すので、フレームカウンタ２は受信クロック信
号によってのみ歩進され、シンドロームＳ （Ｘ）がＯ
となるように同期化される。
と、１フレームの受信信号Ｆ ｆＸｌについて検査多項
式Ｇ （Ｘｌで割算を行う演算回路（Ｆ （Ｘｌ ／
Ｇ（Ｘｌ）１と、フレームカウン２とを備え、演算回路
１により得られたシンドロームＳ （ＸｌがＯ以外の時
にフレームカウンタ２を受信クロック信号によるよりも
余分に歩進させ、且つそのシンドロームＳ（×）に基づ
いて誤り訂正部３に於いて誤りビットが訂正される。又
シンドロームＳ （Ｘ）がＯの場合には、フレーム同期
位置を示すので、フレームカウンタ２は受信クロック信
号によってのみ歩進され、シンドロームＳ （Ｘ）がＯ
となるように同期化される。
（作用〕
伝送誤りがない場合には、フレーム同期が確立した時に
、演算回路１により得られたシンドロームＳ （Ｘ）は
０となる。従って、フレーム同期ビットが含まれていな
い場合でも、誤り訂正の為の演算回路１を用いてフレー
ム同期検出を行うことができ、回路構成の簡単化と伝送
効率の向上とを図ることができる。
、演算回路１により得られたシンドロームＳ （Ｘ）は
０となる。従って、フレーム同期ビットが含まれていな
い場合でも、誤り訂正の為の演算回路１を用いてフレー
ム同期検出を行うことができ、回路構成の簡単化と伝送
効率の向上とを図ることができる。
以下図面を参照して本発明の実施例について詳細に説明
する。
する。
第２図は本発明の実施例のブロック図であり、１１は演
算回路（Ｆ（Ｘｌ／Ｇ（Ｘ）） 、１２はフレームカウ
ンタ、１３は同期保護回路、１４は訂正ビット位置判定
回路、１５は遅延回路、１６は誤り訂正部を構成する排
他的オア回路、１７．１８は同期保護回路１３によって
それぞれ制御されるスイッチ、１９はフレームカウンタ
の歩進用のパルスを発生するパルス発振器、２０はオア
回路、２１は受信信号の入力端子、２２は受信クロック
信号の入力端子、２３は出力端子である。
算回路（Ｆ（Ｘｌ／Ｇ（Ｘ）） 、１２はフレームカウ
ンタ、１３は同期保護回路、１４は訂正ビット位置判定
回路、１５は遅延回路、１６は誤り訂正部を構成する排
他的オア回路、１７．１８は同期保護回路１３によって
それぞれ制御されるスイッチ、１９はフレームカウンタ
の歩進用のパルスを発生するパルス発振器、２０はオア
回路、２１は受信信号の入力端子、２２は受信クロック
信号の入力端子、２３は出力端子である。
受信信号Ｆ （Ｘ）は、演算回路１１と遅延回路１５と
に加えられ、演算回路１１に於いてフレームカウンタ１
２からのフレームパルスに従って、１フレームの受信信
号Ｆ （Ｘ）を検査多項式〇 ｆＸ）で割算し、シンド
ローム５（Ｘ）ヲ求める。このシンドロームＳ （Ｘ）
がＯであれば、フレーム同期位置を示し、０以外であれ
ば、フレーム同期誤りであるから、同期外れ状態の場合
には、同期保護回路１３からスイッチ１７をオフ状態に
維持し、スイッチ１８を１パルス分の時間オンとする。
に加えられ、演算回路１１に於いてフレームカウンタ１
２からのフレームパルスに従って、１フレームの受信信
号Ｆ （Ｘ）を検査多項式〇 ｆＸ）で割算し、シンド
ローム５（Ｘ）ヲ求める。このシンドロームＳ （Ｘ）
がＯであれば、フレーム同期位置を示し、０以外であれ
ば、フレーム同期誤りであるから、同期外れ状態の場合
には、同期保護回路１３からスイッチ１７をオフ状態に
維持し、スイッチ１８を１パルス分の時間オンとする。
それによって、パルス発振器１９からのパルスがオア回
路２０を介してフレームカウンタ１２に加えられ、受信
クロック信号による歩進に加えて、更にｌパルス分歩進
される。
路２０を介してフレームカウンタ１２に加えられ、受信
クロック信号による歩進に加えて、更にｌパルス分歩進
される。
フレーム同期誤りの状態が継続すれば、順次パルス発振
器１９からのパルスが受信クロック信号に付加されてフ
レームカウンタ１２に加えられ、フレームパルスの位相
が変化する。そして、シンドロームＳ （Ｘ）がＯとな
ると、パルス発振器１９がらのパルスが阻止されるから
、フレームカウンタ１２からのフレームパルス位相は一
定となる。
器１９からのパルスが受信クロック信号に付加されてフ
レームカウンタ１２に加えられ、フレームパルスの位相
が変化する。そして、シンドロームＳ （Ｘ）がＯとな
ると、パルス発振器１９がらのパルスが阻止されるから
、フレームカウンタ１２からのフレームパルス位相は一
定となる。
同期保護回路１３が所定回数連続してシンドロームＳ
（Ｘ） ＝ Ｏが発生したことを識別すると、フレーム
同期が確立したと判断して、スイッチ１７をオン状態に
制御し、且つスイッチ１８をオフ状態に制御する。又こ
の同期確立後に、所定回数連続してシンドロームＳ （
Ｘｌ≠０が発生したことを識別すると、同期外れと判断
して、スイッチ１７をオフ状態に制御し、且つスイッチ
ェ８をシンドロームＳ （Ｘ）≠０毎にオンに制御して
、オア回路２０を介シてパルス発振器１９からのパルス
をフレームカウンタ１２に加えて、フレームパルスの位
相を変化させる。
（Ｘ） ＝ Ｏが発生したことを識別すると、フレーム
同期が確立したと判断して、スイッチ１７をオン状態に
制御し、且つスイッチ１８をオフ状態に制御する。又こ
の同期確立後に、所定回数連続してシンドロームＳ （
Ｘｌ≠０が発生したことを識別すると、同期外れと判断
して、スイッチ１７をオフ状態に制御し、且つスイッチ
ェ８をシンドロームＳ （Ｘ）≠０毎にオンに制御して
、オア回路２０を介シてパルス発振器１９からのパルス
をフレームカウンタ１２に加えて、フレームパルスの位
相を変化させる。
又同期保護回路１３により同期確立と判断されて、スイ
ッチ１７がオン状態に制御されると、演算回路１１から
のシンドロームＳ （Ｘｌに対応して訂正ビット位置判
定回路１４からの訂正信号が排他的オア回路１６に加え
られて、誤りビットが反転されて訂正され、出力端子２
３から出力されることになる。
ッチ１７がオン状態に制御されると、演算回路１１から
のシンドロームＳ （Ｘｌに対応して訂正ビット位置判
定回路１４からの訂正信号が排他的オア回路１６に加え
られて、誤りビットが反転されて訂正され、出力端子２
３から出力されることになる。
第３図は本発明の実施例のフレーム説明図であり、ｋビ
ットの情報ビットは、データ９口 ・・・Ｄｖのみから
構成され、フレーム同期ビットを含まないものである。
ットの情報ビットは、データ９口 ・・・Ｄｖのみから
構成され、フレーム同期ビットを含まないものである。
この情報ビ・ノドに、ｍビットの検査ピッ）ＣＫ、、
・・・ＣＫ、が付加されて１フレームが形成される。
・・・ＣＫ、が付加されて１フレームが形成される。
なお、複数チャネルについて、フレーム単位で多重化し
、多値変調方式により送信することができるものである
。
、多値変調方式により送信することができるものである
。
このように、各フレームには、フレーム同期ビットを付
加しなくても、受信側に於ける誤り訂正の為のシンドロ
ーム演算結果により、フレーム同期検出が可能となる。
加しなくても、受信側に於ける誤り訂正の為のシンドロ
ーム演算結果により、フレーム同期検出が可能となる。
従って、フレーム同期ビットを付加しない分、伝送効率
を向上することができる。
を向上することができる。
以上説明したように、本発明は、１フレームの受信信号
について検査多項式で割算を行う演算回路１と、フレー
ムカウンタ２とを備え、ｋビットの情報ビットにｍビッ
トの検査ビットを付加した１フレームの受信信号を演算
回路１に於いて検査多項式で割算し、剰余がＯとなる位
置をフレーム同期位置として、フレームカウンタ２の歩
進制御を行ってフレーム同期をとるものであり、フレー
ム同期ビットを付加しないフレームについて、フレーム
同期をとることができるから、フレーム同期ビットの分
だけ伝送効率を向上することができる。
について検査多項式で割算を行う演算回路１と、フレー
ムカウンタ２とを備え、ｋビットの情報ビットにｍビッ
トの検査ビットを付加した１フレームの受信信号を演算
回路１に於いて検査多項式で割算し、剰余がＯとなる位
置をフレーム同期位置として、フレームカウンタ２の歩
進制御を行ってフレーム同期をとるものであり、フレー
ム同期ビットを付加しないフレームについて、フレーム
同期をとることができるから、フレーム同期ビットの分
だけ伝送効率を向上することができる。
又受信側に於いて、フレーム同期をとる為の従来のフレ
ームパターン発生回路や一致検出回路等が不要となるか
ら、回路構成が簡単となる利点があり、各種の通信方式
に適用することができるものである。
ームパターン発生回路や一致検出回路等が不要となるか
ら、回路構成が簡単となる利点があり、各種の通信方式
に適用することができるものである。
第１図は本発明の原理ブロック図、第２図は本発明の実
施例のブロック図、第３図は本発明の実施例のフレーム
説明図、第４図は従来例のブロック図、第５図は従来例
のフレーム説明図である。 ■は演算回路（Ｆ（Ｘ）／Ｇ（Ｘｌ） 、２はフレーム
カウンタ、３は誤り訂正部、１１は演算回路（Ｆ （Ｘ
ｌ／Ｇ（Ｘｌ） 、１２はフレームカウンタ、１３は同
期保護回路、１４は訂正ビット位置判定回路、１５は遅
延回路、１６は排他的オア回路、１７．１８はスイッチ
、１９はパルス発振器、２０はオア回路、２１は入力端
子、２２は受信クロックの入力端子、２３は出力端子で
ある。 侶 号 本発明の原理フ゛ロック図 第１図 本発明の実施例のフレーム説明図 第３図 本発明の実記例のフ゛ロック図 第２図 第４図 第す図
施例のブロック図、第３図は本発明の実施例のフレーム
説明図、第４図は従来例のブロック図、第５図は従来例
のフレーム説明図である。 ■は演算回路（Ｆ（Ｘ）／Ｇ（Ｘｌ） 、２はフレーム
カウンタ、３は誤り訂正部、１１は演算回路（Ｆ （Ｘ
ｌ／Ｇ（Ｘｌ） 、１２はフレームカウンタ、１３は同
期保護回路、１４は訂正ビット位置判定回路、１５は遅
延回路、１６は排他的オア回路、１７．１８はスイッチ
、１９はパルス発振器、２０はオア回路、２１は入力端
子、２２は受信クロックの入力端子、２３は出力端子で
ある。 侶 号 本発明の原理フ゛ロック図 第１図 本発明の実施例のフレーム説明図 第３図 本発明の実記例のフ゛ロック図 第２図 第４図 第す図
Claims (1)
- 【特許請求の範囲】 ｋビットの情報ビットにｍビットの検査ビットを付加し
て１フレームを形成したフレームフォーマットの信号を
受信してフレーム同期をとる同期化制御方式に於いて、 前記１フレームの受信信号について検査多項式で割算を
行う演算回路（１）と、 フレーム同期位置を示すフレームカウンタ（２）とを備
え、 前記演算回路（１）による割算の剰余が０以外の時に前
記フレームカウンタ（２）の歩進制御を行い、前記剰余
が０となる位置をフレーム同期位置として、同期引込み
を行う ことを特徴とする同期化制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61142824A JPS631128A (ja) | 1986-06-20 | 1986-06-20 | 同期化制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61142824A JPS631128A (ja) | 1986-06-20 | 1986-06-20 | 同期化制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS631128A true JPS631128A (ja) | 1988-01-06 |
Family
ID=15324475
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61142824A Pending JPS631128A (ja) | 1986-06-20 | 1986-06-20 | 同期化制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS631128A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6226768B1 (en) | 1997-11-12 | 2001-05-01 | Fujitsu Limited | Coded frame synchronizing method and circuit |
| US6738393B2 (en) * | 1997-02-13 | 2004-05-18 | Ntt Mobile Communications | Frame synchronization circuit |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4932604A (ja) * | 1972-07-20 | 1974-03-25 | ||
| JPS57192148A (en) * | 1981-05-19 | 1982-11-26 | Ibm | Synchronizing system |
| JPS57193153A (en) * | 1981-05-22 | 1982-11-27 | Sony Corp | Frame synchronism detecting device |
| JPS5879352A (ja) * | 1981-10-05 | 1983-05-13 | エス・ア−ル・アイ・インタ−ナシヨナル | デイジタル・デ−タ伝送装置 |
-
1986
- 1986-06-20 JP JP61142824A patent/JPS631128A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4932604A (ja) * | 1972-07-20 | 1974-03-25 | ||
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| US6226768B1 (en) | 1997-11-12 | 2001-05-01 | Fujitsu Limited | Coded frame synchronizing method and circuit |
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