JPS6361498A - 不揮発性半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、不揮発性半導体記憶装置に関し、特に電気
的に消去・書込可能な不揮発性メモリ（ＥＥＦＲＯＭ）
に関する。

［従来の技術］ 第５図は従°来のＥＥＦＲＯＭの一部を示す回路図であ
る。図において、ＥＥＰＲＯＭのメモリセルＭＣは、選
択トランジスタ１とメモリトランジスタ２とから構成さ
れている。選択トランジスタ１のドレインはビット線３
に、ゲートはＸデコーダ４の出力であるワード線５に、
ソースはメモリトランジスタ２のドレインに接続されて
いる。メモリトランジスタ２のゲートは２層からなって
おリ、それぞれコントロールゲート６、フローティング
ゲート７と呼ばれる。１バイト分のメモリセル（たとえ
ばＸ　８　＋Ｍ成ならば８個）のコントロールゲート６
は共通接続され、選択トランジスタ８のソースに接続さ
れる。また、１バイト分のメモリトランジスタ２のソー
スは共通接続され、ソース線９に接続される。選択トラ
ンジスタ８のゲートはワード線５に接続され、ドレイン
はコントロールゲート線１０に接続される。ビット線３
は、Ｙ選択ゲートトランジスタ１３のソースに接続され
る。このＹ選択ゲートトランジスタ１３のゲートはＹデ
コーダ出力１１に接続され、ドレインはＩ１０線１２に
接続される。コントロールゲート線１０は、同様にＹ選
択ゲート１３ｂを通じてＣＧ線線引４接続される。Ｉ１
０線１２はセンスアンプ（図示せず）に接続される。Ｃ
Ｇ線１２は、トランジスタ１５のソースに接続される。

このトランジスタ１５のゲートには、読出モードに“Ｈ
”レベルとなる信号ＲＥＡＤが与えられ、そのドレイン
には定電圧源１６が接続されている。

次に、上記従来回路の動作について説明する。

“１″、　“Ｏ″の２値情報は、メモリトランジスタ２
のフローティングゲート７に電子が蓄積されているか否
かで記憶される。フローティングゲート７に電子が蓄積
されていると、メモリトランジスタ２のしきい値は高い
状態であり、状態“１”を記憶している。逆にフローテ
ィングゲート７に電子が蓄積されていないと、しきい値
は低い状態（Ｅ　Ｅ　Ｐ　ＲＯＭでは通常デプレッショ
ン）であり、状態“０”を記憶している。メモリトラン
ジスタ２のコントロールゲート６には、ＣＧ線線引４　
コントロールゲート線１０を介して定電圧源１６の出力
が印加ぎれるが、この定電圧源１６の出力はメモリトラ
ンジスタ２のしきい値が高い状態では、メモリトランジ
スタ２がオンしないレベルに設定されている。

読出モードのときは、ソース線９が接地される。

しかし、メモリトランジスタ２が“１”を記憶しておれ
ば、メモリトランジスタ２のしきい値が高くなっている
ので、メモリトランジスタ２はオンせず、このメモリト
ランジスタ２には電流が流れない。すなわち、ｌ１０ｔ
！ｊ１１２から電流が流れ込まない。一方、メモリトラ
ンジスタ２が“０°を記憶しておれば、メモリトランジ
スタ２のしきい値電圧が低くなっているので、メモリト
ランジスタ２がオンし、Ｉ１０線１２からＹ選択ゲート
トランジスタ１３．ビット線３１選択トランジスタ１、
メモリトランジスタ２を介して電流が流れる。

Ｉ１０線１２に電流が流れるか流れないかをセンスアン
プで検出して、メモリトランジスタ２に記憶されている
情報が“０”か“１″かを判定する。

センスアンプの一例を第６図に示す。図示のごとく、セ
ンスアンプはＩ１０線１２に流れる電流を電圧に変換す
る電流／電圧変換部１７と、この電流／電圧変換部１７
の出力電圧Ａを一方入力として受ける差動増幅器１８と
から構成されている。

また、差動増幅器１８の他方入力には、リファレンス電
圧発生回路１９から出力されるリファレンス電圧Ｂが与
えられる。電流／電圧変換部１７の出力ＡはＩ１０線１
２に流れる電流が多いほど低くなる。差動増幅器１８は
、出力Ａのレベルがリファレンス電圧Ｂより高ければメ
モリセルＭＣに記憶されている情報を“１”と判定し、
低ければ“θ″と判定する。

次に、定電圧源１６の効果、すなわち読出時にメモリト
ランジスタ２のコントロールゲート６に電圧を印加した
場合の効果について述べる。定電圧源１６の出力とメモ
リトランジスタ２のしきい値をパラメータとした場合の
、センスアンプの差動増幅器１８に入力される電圧Ａの
電源電圧ｖｃＣ依存性を第７図に示す。この第７図にお
いて、横軸は電源電圧Ｖｃｃを示し、縦軸は電流電圧変
換部１７の出力電圧Ａを示している。そして、点線がコ
ントロールゲート６に電圧を印加しない場合の結果を示
し、実線がコントロールゲート６に３ｖを印加した場合
の結果を示している。なお、メモリトランジスタ２の各
しきい値についてシミュレーションを行なった。図示の
ごとく、メモリトランジスタ２のしきい値が３Ｖ（“１
″書込みの場合）のときの出力電圧Ａは、コントロール
ゲ−トロの印加電圧がＯＶでも３Ｖでも同じである。

一方、メモリトランジスタ２のしきい値が一２■（“０
”書込み）の場合、コントロールゲート６に３Ｖを印加
した方が、出力電圧は大きく低下する。すなわち、メモ
リトランジスタ２のしきい値が３Ｖ（“１”）−−２Ｖ
（“θ″と変化するならば、コントロールゲート６に３
Ｖを印加した方がメモリウィンド（“１”書込みと“０
”書込みでの出力電圧の差）は大きく広がる。

［発明が解決しようとする問題点］ しかしながら、定電圧源１６の出力を３ｖに設定した場
合、すなわち、コントロールゲート６に３Ｖを印加する
ようにした場合、もし、“１”書込時にメモリトランジ
スタ２のしきい値が２ｖにしかならなかったとすると、
第７図に示すように“１″書込の出力電圧が低下してし
まう。この場合、メモリウィンドが狭くなり、センスア
ンプにおいて正しく　“１″が判定されないおそれがあ
る。

この発明は上記のような問題点を解消するためになされ
たもので、製造プロセスの変動等により、メモリセルト
ランジスタのしきい値シフト二が変化しても、正しくデ
ータが読出せるような不揮発性半導体記憶装置を提供す
ることを目的とする。

［問題点を解決するための手段］ この発明に係る不揮発性半導体記憶装置は、メモリトラ
ンジスタと同一の特性を有し“１”が書込まれた状態と
なっているフローティングゲート型トランジスタを用い
てメモリトランジスタの“１°書込状態におけるしきい
値電圧と等しい電圧を発生し、この電圧を続出モードに
おいてメモリトランジスタのコントロールゲートに印加
するようにしたものである。

［作用］ この発明においては、読出モードにおいてメモリトラン
ジスタのコントロールゲートに“１″書込状態のしきい
値電圧と等しいしきい値電圧を印加することにより、メ
モリトランジスタのコントロールゲートに常に最適な読
出電圧を印加し、それによってメモリウィンドを広げる
ようにしている。

［実施例］ 種々の実験を行なった結果、読出時にメモリトランジス
タのコントロールゲートに印加する電圧は、“１２書込
みされたメモリトランジスタのしきい値電圧と等しくす
るのが最も望ましいことを本願発明者は見い出した。す
なわち、この電圧ならば、“１”読出時の出力電圧Ａの
低下を引き起こさず、“０°読出しの出力電圧Ａを下げ
ることができる。本願発明は、このことに着目し、続出
モードにおいてメモリトランジスタのフローティングゲ
ートに、“１“書込みされたメモリトランジスタのしき
い値電圧と等しいしきい値電圧を印加するようにしたも
のである。

第２図に、メモリトランジスタのしきい値にほぼ等しい
電圧を出力する回路例を示す。第２図（ａ）では、ダイ
オード接続されたフローティングゲート型トランジスタ
３０が抵抗３１に対して直列に接続されている。抵抗３
１の一端は電源端子３３に接続されている。出力は抵抗
３１とフローティングゲート型トランジスタ３０との交
点３２から得られる。一方、第２図（ｂ）では、ダイオ
ード接続されたフローティングゲート型トランジスタ３
４と一端が電源端子３３に接続された抵抗３５との間に
ダイオード接続されたトランジスタ３６が介挿されてい
る。そして、抵抗３５とトランジスタ３６との交点３７
は、ドレインか電源端子３３に接続されたトランジスタ
３８のゲートに接続される。このトランジスタ３８のソ
ースから出力が得られる。なお、第２図（ａ）および（
ｂ）で用いたフローティングゲート型トランジスタ３０
および３４は、いずれもメモリトランジスタと同一の半
導体基板上に形成されており、かつその特性もメモリト
ラジスタの特性と同一に選ばれている。したがって、メ
モリトランジスタのしきい値電圧が何らかの原因でシフ
トした場合、これらフローティングゲート型トランジス
タ３０および３４のしきい値電圧も同一量だけシフトす
る。また、各フローティングゲート型トラジスタ３０お
よび３４のフローティングゲートには電子が注入されて
おり、“１°が書込まれた状態となっている。

第２図（ａ）の回路では、交点３２の電位がフローティ
ングゲート型トランジスタ３０のしきい値電圧よりも低
下すると、フローティングゲート型トランジスタ３０が
オフし、それによって交点３２の電位が上昇する。逆に
、交点３２の電位がフローティングゲート型トランジス
タ３０の電位よりも上昇すると、フローティングゲート
型トランジスタ３０がオンして交点３２の電位を低下さ
せる。したがって、交点３２の電位は常にフローティン
グゲート型トランジスタ３０のしきい値電圧とほぼ同一
の電位に保たれている。一方、第２図（ｂ）の回路では
、交点３７の電位は、トランジスタ３６のしきい値電圧
とフローティングゲート型トランジスタ３４のしきい値
電圧とを加算したものとなっている。しかし、この交点
３７から出力される電圧は、トランジスタ３８のゲート
に与えられることにより、このトランジスタ３８のしき
い値電圧だけ低下されてそのソースから出力される。し
たがって、トランジスタ３８のソースから出力される電
圧は、トランジスタ３６と３８とのしきい値電圧が相殺
されてフローティングゲート型トランジスタ３４のしき
い値電圧とほぼ等しいものとなる。

なお、第２図（ｂ）の回路では、トランジスタ３８に駆
動能力の大きいものを使用することにより、第２図（ａ
）の回路に比べて負荷の充電能力を大きくできるという
特徴がある。

上記第２図（ａ）および（ｂ）の回路の出力電圧のシミ
ュレーション結果を第３Ａ図に示す。なお、抵抗３１お
よび３５の抵抗値をＩＭΩ、フローティングゲート型ト
ラジスタ３０および３４のしきい値を＋２ｖに設定した
。この図から明らかなように、第２図（ａ）および（ｂ
）のいずれの回路においても、はぼフローティングゲー
ト型トランジスタ３０および３４のしきい値に等しい電
圧が出力されている。前述のごとく、各回路のフローテ
ィングゲート型トランジスタ３０および３４は、メモリ
ランジスタと同一の特性に選ばれているので、各回路か
ら得られる出力電圧の値はメモリトランジスタのしきい
値電圧とほぼ等しいものとなる。

第１図は第２図（ｂ）に示す回路を採用したこの発明の
一実施例の不揮発性半導体記憶装置の一部を示す回路図
である。なお、この第１図では、第５図に示す従来回路
と同一の部分には同一の参照番号を付している。以下の
説明では、重複を避けるために、従来回路と同一の部分
は適宜その説明を省略する。第１図に示す実施例の特徴
は、第５図に示す従来回路の定電圧源１６に代えてリフ
ァレンスメモリセル２０と、トランジスタ２２゜２４．
２５と、抵抗２３とで構成されるしきい値電圧発生手段
を設けたことである。なお、トランジスタ２６は、第５
図に示すトランジスタ１５と同様の機能を宵しており、
しきい値電圧発生手段で発生された出力電圧を読出モー
ドにおいて、メモリトランジスタ２のコントロールゲー
ト６に与えるためのゲート電圧印加手段としての役目を
果たす。リファレンスメモリセル２０は、正規のメモリ
セルアレイ２１とほぼ同一の回路パターンを冑している
ので、正規のメモリセルアレイ２１の一部を少し変更す
るだけでリファレンスメモリセル２０の作成が可能であ
り、従来回路に大幅な設計変更を加える必要はない。リ
ファレンスメモリセル２０は、各ワードライン５ごとに
リファレンスメモリトランジスタ２９と、２つのトラン
ジスタ２７および２８とを含んでいる。リファレンスメ
モリトランジスタ２９は、そのソースがソース線９に接
続され、そのドレインがトランジスタ２８のソースに接
続され、そのコントロールゲートがトランジスタ２７の
ソースに接続される。また、トランジスタ２７の各ドレ
インは共通接続されており、トランジスタ２８の各ドレ
インも共通接続されている。そして、共通接続されたト
ランジスタ２７のドレインと共通接続されたトランジス
タ２８のドレインとの間にはトランジスタ２２が介挿さ
れる。また、その一端が電源端子３３に接続された抵抗
２３と共通接続されたトランジスタ２７の各ドレインと
の間には、ダイオード接続されたトランジスタ２４が介
挿される。この抵抗２３とトランジスタ２４との交点は
、ドレインが電源端子３３に接続されたトランジスタ２
５のゲートに接続される。このトランジスタ２５のソー
スとＣＧ線線種４の間にはトランジスタ２６が介挿され
る。

上記のような構成において、リファレンスメモリトラン
ジスタ２９．抵抗２３．トランジスタ２４、トランジス
タ２５は、それぞれ、第２図（ｂ）のフローティングゲ
ート型トランジスタ３４．抵抗３５．トランジスタ３６
．トランジスタ３８に対応している。参考のために、第
１図には、対応する素子の番号が括弧書きで示しである
。

ここで、リファレンスメモリトランジスタ２９は、正規
のメモリセルアレイ２１におけるメモリトランジスタ６
と同一の特性を有しており、かつそのフローティングゲ
ートには電子が注入されて“ビが書込まれている。この
書込方法については、ここでは述べないが、ウェハテス
トの段階で行なってもよいし、アッセンブリした後に行
なってもよい。なお、信号ＲＥＡＤがゲートに与えられ
ているトランジスタ２２は、リファレンスメモリトラン
ジスタ２９に書込みを行なうときオフ状態にされる。

次に、上記実施例の続出モードにおける動作を説明する
。この読出モードにおいては、信号ＲＥＡＤが“Ｈ２レ
ベルとなるため、トランジスタ２２および２６はいずれ
もオン状態となっている。

ここで、Ｘデコーダ４によってワード線５のいずれかが
選択されると、その選択されたワード線５につながるト
ランジスタ２７および２８がオン状態となる。これらト
ランジスタ２２，２６，２７゜２８は、いずれもその抵
抗値を無視できるほど十分オンしている。したがって、
リファレンスメモリトランジスタ２９は、そのコントロ
ールゲートがトランジスタ２７，２２．２８を介して自
己のソースに接続され、ダイオード接続されたことにな
る。そのため、このダイオード接続されたリファレンス
メモリトランジスタ２９と、ダイオード接続されたトラ
ンジスタ２４と、抵抗２３とトランジスタ２５とでｍ２
図（ｂ）に示すしきい値電圧発生回路が構成される。こ
のしきい値電圧発生回路の出力電圧は、前述したごとく
、メモリトランジスタ６の“１”書込時におけるしきい
値電圧と等しい電圧となっている。そして、しきい値電
圧発生回路の出力電圧はトランジスタ２６を介してＣＧ
線線種４与えられる。ここで、Ｙデコーダ出力１１が“
Ｈ”になると、Ｙ選択ゲート１３ｂがオンし、ＣＧ線線
種４出力されたしきい値電圧と等しい電圧がコントロー
ルゲート線１０を介して選択されたメモリトランジスタ
２のコントロールゲート６に印加される。したがって、
読出モードにおいては、メモリトランジスタ２のコント
ロールゲート６には常に“１′書込時のしきい値電圧と
等しい電圧が印加されることになる。

第３Ｂ図は、リファレンスメモリトランジスタ２９のし
きい値を１．　　ＯＶ、　　２．　　ＯＶ、　　３．　
　ＯＶとした場合の読出モードにおけるＣＧ線線種４電
、　　位のシミュレーション結果を示したものである。

図示から明らかなように、リファレンスメモリセル２０
．トランジスタ２２，２４．２５および抵抗２３で構成
されるしきい値電圧発生回路からは、リファレンスメモ
リトランジスタ２９に設定されたしきい値とほぼ等しい
電圧が出力されていることがわかる。

第４図は第１図の回路を用いた場合のセンスアンプ（第
６図参照）における電流／電圧変換部１７の出力電圧Ａ
の電源電圧依存特性を示したものである。なお、この第
４図では、リファレンスメモリトランジスタ２９のしき
い値を３ｖ、　　“工”書込みを行なったメモリトラン
ジスタ２のしきい値を３Ｖ、　また“０”書込みを行な
ったメモリトランジスタ２゛のしきい値を−ＩＶ、−２
Ｖ、−３■とし、メモリトランジスタ２のコントロール
ゲート６にＯＶを印加した場合と本回路を用いた場合に
ついて示している。図示から明らかなように、第７図に
示す従来回路の特性に比べて、メモリウィンドが広がっ
ていることがわかる。なお、“１”書込時におけるメモ
リトランジスタ２のしきい値が変化しても、出力電圧Ａ
の電源電圧依存特性は第４図に示すものとほぼ同様とな
る。したがって、この実施例の回路を用いれば、たとえ
メモリトランジスタ２の“１”書込時におけるしきい値
電圧が設計値からシフトしても、出力電圧Ａは低下せず
、その結果メモリウィンドは狭くならない。

［発明の効果］ 以上のように、この発明によれば、“１”書込みを行な
ったメモリトランジスタのしきい値と等しい電圧が、読
出時にメモリトランジスタのコントロールゲートに印加
されるので、センスアンプにおける読出マージンを広げ
ることができ、情報が誤って判定されるのを防止するこ
とができる。

【図面の簡単な説明】

第１図はこの発明の一実施例の不揮発性半導体記憶装置
の一部を示す回路図である。 第２図（ａ）および（ｂ）は、メモリトランジスタの“
１″書込におけるしきい値電圧と等しい電圧値を発生す
るための回路例を示した図である。 第３Ａ図は第２図（ａ）および（ｂ）に示す回路の出力
電圧特性を示すグラフである。 第３Ｂ図は第１図に示す回路においてしきい値電圧発生
回路から出力される電圧特性を示したグラフである。 第４図は第１図に示す実施例を用いた場合のセンスアン
プにおける電流／電圧変換部１７の出力電圧Ａの電源電
圧依存特性を示すグラフである。 第５図は従来の不揮発性半導体記憶装置の一部を示す回
路図である。 第６図はセンスアンプの構成を示す図である。 第７図は第５図に示す従来回路を用いた場合のセンスア
ンプにおける電流／電圧変換部１７の出力電圧Ａの電源
電圧依存特性を示すグラフである。 図において、１は選択トランジスタ、２はメモリトラン
ジスタ、６はコントロールゲート、７はフローティング
ゲート、３はビット線、４はＸデコーダ、５はワード線
、２０はリファレンスメモリセル、２１は正規のメモリ
セルアレイ、２９はリファレンスメモリトランジスタ、
２３は抵抗、２４および２５はトランジスタ、３３は電
源端子を示す。 第　２　区 第３Ａ図 Ｖｃｃ　　　　　　　　　　［Ｖｌ 第５図 第６図 フ：・１口−ルク′−ド’５ＩｉｓｒＱｙ、４．ｑ４メ
モ、リーウィニｉつ

Claims (2)

【特許請求の範囲】
1. （１）フローティングゲート型トランジスタをメモリト
   ランジスタとして用いた不揮発性半導体記憶装置におい
   て、 前記メモリセルトランジスタと同一特性のフローティン
   グゲート型トランジスタを有し、このフローティングゲ
   ート型トランジスタのフローティングゲートには電子が
   注入されていて“１”が書込まれた状態となっており、
   このフローティングゲートトランジスタに基づいて、前
   記メモリセルトランジスタの“１”書込状態におけるし
   きい値電圧と等しい電圧を発生するためのしきい値電圧
   発生手段、および 読出モード時に、前記しきい値電圧発生手段の出力電圧
   を前記メモリトランジスタのコントロールゲートに印加
   するためのゲート電圧印加手段を備えることを特徴とす
   る、不揮発性半導体記憶装置。
2. （２）前記しきい値電圧発生手段に含まれるフローティ
   ングゲート型トランジスタは、前記メモリトランジスタ
   と同一の半導体基板上に形成されている、特許請求の範
   囲第１項記載の不揮発性半導体記憶装置。