JPS636182B2 - - Google Patents
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- JPS636182B2 JPS636182B2 JP55121885A JP12188580A JPS636182B2 JP S636182 B2 JPS636182 B2 JP S636182B2 JP 55121885 A JP55121885 A JP 55121885A JP 12188580 A JP12188580 A JP 12188580A JP S636182 B2 JPS636182 B2 JP S636182B2
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- JP
- Japan
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- signal
- control signal
- control
- circuit
- multiplexer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L5/00—Arrangements affording multiple use of the transmission path
- H04L5/22—Arrangements affording multiple use of the transmission path using time-division multiplexing
- H04L5/24—Arrangements affording multiple use of the transmission path using time-division multiplexing with start-stop synchronous converters
- H04L5/245—Arrangements affording multiple use of the transmission path using time-division multiplexing with start-stop synchronous converters with a number of discharge tubes or semiconductor elements which successively connect the different channels to the transmission channels
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/14—Monitoring arrangements
Landscapes
- Engineering & Computer Science (AREA)
- Signal Processing (AREA)
- Computer Networks & Wireless Communication (AREA)
- Time-Division Multiplex Systems (AREA)
- Selective Calling Equipment (AREA)
- Manipulation Of Pulses (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【発明の詳細な説明】
本発明は電子楽器などに用いられ、多数の制御
信号を多重化する制御信号多重化回路に関する。
信号を多重化する制御信号多重化回路に関する。
電子楽器などにおけるように、多数の制御信号
を取扱う場合には、制御回路数および配線数の減
少を図るために制御信号を時分割により多重化す
る回路が用いられている。またこの多重化に際し
て、１個の制御信号入力を複数種の制御パルスに
変換する場合がある。
を取扱う場合には、制御回路数および配線数の減
少を図るために制御信号を時分割により多重化す
る回路が用いられている。またこの多重化に際し
て、１個の制御信号入力を複数種の制御パルスに
変換する場合がある。
従来、この種の制御信号多重化回路はたとえば
第１図に示すように構成されていた。すなわち、
複数チヤンネル（CH1〜CHo）の制御信号入力は
それぞれ対応してラツチ回路１1〜１oに導かれ、
それぞれ一定のクロツクタイミングでラツチされ
る。なおこのラツチ回路１1〜１oは、制御信号入
力の波形を整形するためのものであり、したがつ
て入力波形が予め整形されている場合には不要で
ある。このラツチ回路１1〜１oの出力信号はそれ
ぞれ対応して制御信号変換回路２1〜２oに導かれ
る。この制御信号変換回路２1〜２oは、それぞれ
入力信号が導かれる立上りパルス発生回路３、立
下りパルス発生回路４、状態保持回路５を有し、
上記入力信号を３種の制御パルス（立上りパル
ス、立下りパルス、状態保持パルス）に変換する
ものである。そして、前記変換回路２1〜２oの各
立上りパルス発生回路３の出力パルスは第１のマ
ルチプレクサ６に導かれ、走査的に選択されて多
重化され、第１の制御ライン７へ送り出される。
同様に各立下りパルス発生回路４の出力パルスは
第２のマルチプレクサ８により多重化されて第２
の制御ライン９へ送られ、各状態保持回路５の出
力パルスは第３のマルチプレクサ１０により多重
化されて第３の制御ライン１１へ送り出される。
第１図に示すように構成されていた。すなわち、
複数チヤンネル（CH1〜CHo）の制御信号入力は
それぞれ対応してラツチ回路１1〜１oに導かれ、
それぞれ一定のクロツクタイミングでラツチされ
る。なおこのラツチ回路１1〜１oは、制御信号入
力の波形を整形するためのものであり、したがつ
て入力波形が予め整形されている場合には不要で
ある。このラツチ回路１1〜１oの出力信号はそれ
ぞれ対応して制御信号変換回路２1〜２oに導かれ
る。この制御信号変換回路２1〜２oは、それぞれ
入力信号が導かれる立上りパルス発生回路３、立
下りパルス発生回路４、状態保持回路５を有し、
上記入力信号を３種の制御パルス（立上りパル
ス、立下りパルス、状態保持パルス）に変換する
ものである。そして、前記変換回路２1〜２oの各
立上りパルス発生回路３の出力パルスは第１のマ
ルチプレクサ６に導かれ、走査的に選択されて多
重化され、第１の制御ライン７へ送り出される。
同様に各立下りパルス発生回路４の出力パルスは
第２のマルチプレクサ８により多重化されて第２
の制御ライン９へ送られ、各状態保持回路５の出
力パルスは第３のマルチプレクサ１０により多重
化されて第３の制御ライン１１へ送り出される。
なお前記立上りパルス発生回路３は、信号入力
が立上り変化を生じたか否かを一定期間（マルチ
プレクサの一走査期間）毎に判定し、変化検出に
より一チヤンネル期間幅の立上りパルスを発生す
るものである。同様に立下りパルス発生回路４
は、制御信号入力が立下り変化を生じたか否かを
判定し、変化検出により立下りパルスを発生する
ものである。同様に状態保持回路５は、制御信号
入力がハイレベルか否かを所定のタイミングで判
定し、一旦ハイレベル検出を行うと以後はリセツ
トされるまで状態保持するものである。
が立上り変化を生じたか否かを一定期間（マルチ
プレクサの一走査期間）毎に判定し、変化検出に
より一チヤンネル期間幅の立上りパルスを発生す
るものである。同様に立下りパルス発生回路４
は、制御信号入力が立下り変化を生じたか否かを
判定し、変化検出により立下りパルスを発生する
ものである。同様に状態保持回路５は、制御信号
入力がハイレベルか否かを所定のタイミングで判
定し、一旦ハイレベル検出を行うと以後はリセツ
トされるまで状態保持するものである。
しかし、上記したように各制御信号入力毎に複
数種の制御パルス発生回路、すなわち立上りパル
ス発生回路３、立下りパルス発生回路４、状態保
持回路５を設けるような回路構成は、制御信号変
換回路数、マルチプレクサ数、信号配線数が多い
ので複雑である。したがつて第１図の制御信号多
重化回路は、集積回路化に際して必要とするパタ
ーン面積が大きくなる欠点があつた。また、上記
状態保持回路をリセツトするための信号が多重化
している場合、多重化されたリセツトパルスから
各チヤンネル毎に振り分けてリセツトパルスを取
り出すためにデマルチプレクサ回路が新たに必要
になり、益々複雑になるという欠点がある。
数種の制御パルス発生回路、すなわち立上りパル
ス発生回路３、立下りパルス発生回路４、状態保
持回路５を設けるような回路構成は、制御信号変
換回路数、マルチプレクサ数、信号配線数が多い
ので複雑である。したがつて第１図の制御信号多
重化回路は、集積回路化に際して必要とするパタ
ーン面積が大きくなる欠点があつた。また、上記
状態保持回路をリセツトするための信号が多重化
している場合、多重化されたリセツトパルスから
各チヤンネル毎に振り分けてリセツトパルスを取
り出すためにデマルチプレクサ回路が新たに必要
になり、益々複雑になるという欠点がある。
本発明は上記の欠点を除去すべくなされたもの
で、複数チヤンネルの制御信号入力を１個のマル
チプレクサにより走査選択し、この選択された各
チヤンネル信号を共通の制御信号変換回路により
順次処理して複数種の多重化制御信号に変換する
ことによつて、制御信号変換回路数、マルチプレ
クサ数、信号配線数を著しく低減でき、デマルチ
プレクサも不要となし得、集積回路化に際しての
占有面積を小さくできる制御信号多重化回路を提
供するものである。
で、複数チヤンネルの制御信号入力を１個のマル
チプレクサにより走査選択し、この選択された各
チヤンネル信号を共通の制御信号変換回路により
順次処理して複数種の多重化制御信号に変換する
ことによつて、制御信号変換回路数、マルチプレ
クサ数、信号配線数を著しく低減でき、デマルチ
プレクサも不要となし得、集積回路化に際しての
占有面積を小さくできる制御信号多重化回路を提
供するものである。
以下、図面を参照して本発明の一実施例を詳細
に説明する。
に説明する。
第２図において、複数チヤンネルの制御信号入
力CH1〜CHoはそれぞれ対応してラツチ回路２０
１〜２０oに導かれる。このラツチ回路２０1〜２
０oはそれぞれたとえば２相クロツクφ1，φ2によ
り駆動されるシフトレジスタのデータ入力端Ｄに
制御信号入力を導き、この信号入力を一定のタイ
ミング毎にラツチし、後述するマルチプレクサ２
１による各チヤンネル選択期間に選択チヤンネル
の信号入力が変化しないようにするためのもので
ある。２１は上記ラツチ回路２０1〜２０oの出力
を走査選択する。すなわち各チヤンネルの制御信
号入力の多重化を行うマルチプレクサであり、た
とえばクロツクドインバータ２２1〜２２oをそれ
ぞれのパルス幅が等しいマルチプレクス信号T1
〜To（第３図参照）により走査駆動し、各インバ
ータ出力をワイヤードオア接続によりインバータ
２９を介して導出するようにしたものである。２
３はマルチプレクサ２１の多重化信号出力Ａが導
かれ、その各チヤンネル信号毎に複数種の制御パ
ルスに変換して複数種の多重化制御パルスを生成
し、複数の制御ライン２４，２５，２６へ送り出
す制御信号変換回路である。上記複数種の多重化
制御パルスとして、たとえば第１図におけると同
様な立上りパルス、立下りパルス、状態保持パル
スをそれぞれ多重化した信号を得るために、前記
変換回路２３は立上り・立下りパルス形成用の第
１の制御パルス形成回路２７および状態保持パル
ス形成用の第２の制御パルス形成回路２８が従続
されてなる。上記第１の制御パルス形成回路２７
において、インバータ２９からの多重化信号出力
Ａを受ける信号入力端は、チヤンネル数と同じビ
ツト数ｎを有するシリアルタイプのシフトレジス
タ３０のデータ入力端Ｄおよびインバータ３１の
入力端に接続されている。上記シフトレジスタ３
０は２相のクロツク信号φ1，φ2により駆動され
るが、このクロツク周波数は前記マルチプレクス
信号のチヤンネル時間（第３図のτ）を１周期と
する周波数に設定し、あるチヤンネル期間におけ
るシフトレジスタ３０のデータ入力を次の走査周
期における対応するチヤンネル期間のデータ入力
と比較して立上り変化、立下り変化を検出するた
めに、このデータ入力をシフトレジスタ３０によ
り一走査周期遅延させている。
力CH1〜CHoはそれぞれ対応してラツチ回路２０
１〜２０oに導かれる。このラツチ回路２０1〜２
０oはそれぞれたとえば２相クロツクφ1，φ2によ
り駆動されるシフトレジスタのデータ入力端Ｄに
制御信号入力を導き、この信号入力を一定のタイ
ミング毎にラツチし、後述するマルチプレクサ２
１による各チヤンネル選択期間に選択チヤンネル
の信号入力が変化しないようにするためのもので
ある。２１は上記ラツチ回路２０1〜２０oの出力
を走査選択する。すなわち各チヤンネルの制御信
号入力の多重化を行うマルチプレクサであり、た
とえばクロツクドインバータ２２1〜２２oをそれ
ぞれのパルス幅が等しいマルチプレクス信号T1
〜To（第３図参照）により走査駆動し、各インバ
ータ出力をワイヤードオア接続によりインバータ
２９を介して導出するようにしたものである。２
３はマルチプレクサ２１の多重化信号出力Ａが導
かれ、その各チヤンネル信号毎に複数種の制御パ
ルスに変換して複数種の多重化制御パルスを生成
し、複数の制御ライン２４，２５，２６へ送り出
す制御信号変換回路である。上記複数種の多重化
制御パルスとして、たとえば第１図におけると同
様な立上りパルス、立下りパルス、状態保持パル
スをそれぞれ多重化した信号を得るために、前記
変換回路２３は立上り・立下りパルス形成用の第
１の制御パルス形成回路２７および状態保持パル
ス形成用の第２の制御パルス形成回路２８が従続
されてなる。上記第１の制御パルス形成回路２７
において、インバータ２９からの多重化信号出力
Ａを受ける信号入力端は、チヤンネル数と同じビ
ツト数ｎを有するシリアルタイプのシフトレジス
タ３０のデータ入力端Ｄおよびインバータ３１の
入力端に接続されている。上記シフトレジスタ３
０は２相のクロツク信号φ1，φ2により駆動され
るが、このクロツク周波数は前記マルチプレクス
信号のチヤンネル時間（第３図のτ）を１周期と
する周波数に設定し、あるチヤンネル期間におけ
るシフトレジスタ３０のデータ入力を次の走査周
期における対応するチヤンネル期間のデータ入力
と比較して立上り変化、立下り変化を検出するた
めに、このデータ入力をシフトレジスタ３０によ
り一走査周期遅延させている。
ここで、上記シフトレジスタ３０のクロツク信
号と前記ラツチ回路２０1〜２０oのシフトレジス
タのクロツク信号とは同じか、あるいはシフトレ
ジスタ３０のクロツク周波数かラツチ回路２０1
〜２０oのシフトレジスタの周波数の整数倍とし
同期をとる事により、チヤンネル期間内ではレベ
ルの変化しない立上り、立下り変化の多重化制御
信号を作る事ができる。本実施例では信号線数を
減らすためラツチ回路２０1〜２０oのシフトレジ
スタおよび制御信号変換回路２３のシフトレジス
タ３０に、マルチプレクス信号T1〜Toの開始時
点と同期した同じ周波数の２相クロツク信号φ1，
φ2（第３図参照）を使用している。
号と前記ラツチ回路２０1〜２０oのシフトレジス
タのクロツク信号とは同じか、あるいはシフトレ
ジスタ３０のクロツク周波数かラツチ回路２０1
〜２０oのシフトレジスタの周波数の整数倍とし
同期をとる事により、チヤンネル期間内ではレベ
ルの変化しない立上り、立下り変化の多重化制御
信号を作る事ができる。本実施例では信号線数を
減らすためラツチ回路２０1〜２０oのシフトレジ
スタおよび制御信号変換回路２３のシフトレジス
タ３０に、マルチプレクス信号T1〜Toの開始時
点と同期した同じ周波数の２相クロツク信号φ1，
φ2（第３図参照）を使用している。
そして、上記シフトレジスタ３０の出力および
前記インバータ３１の出力は第１のノアゲート３
２に導かれ、上記シフトレジスタ３０の出力はま
たインバータ３３に導かれ、このインバータ３３
の出力および前記インバータ２９の出力は第２の
ノアゲート３４に導かれている。上記第１のノア
ゲート３２の出力は、第１の制御ライン２４を介
して制御回路（図示せず）へ送り出されると共に
第２の制御パルス形成回路２８へ導かれ、前記第
２のノアゲート３４の出力は第２の制御ライン２
５を介して制御回路（図示せず）へ送り出され
る。
前記インバータ３１の出力は第１のノアゲート３
２に導かれ、上記シフトレジスタ３０の出力はま
たインバータ３３に導かれ、このインバータ３３
の出力および前記インバータ２９の出力は第２の
ノアゲート３４に導かれている。上記第１のノア
ゲート３２の出力は、第１の制御ライン２４を介
して制御回路（図示せず）へ送り出されると共に
第２の制御パルス形成回路２８へ導かれ、前記第
２のノアゲート３４の出力は第２の制御ライン２
５を介して制御回路（図示せず）へ送り出され
る。
上記第２の制御パルス形成回路２８は、たとえ
ばデータコントロール回路３５およびｎビツトの
シリアルシフトレジスタ（これは２相のクロツク
信号φ1，φ2により駆動される。）３６よりなるリ
ングカウンタ回路を用いている。上記データコン
トロール回路３５において、ノアゲート３７の一
方の入力として前記第１のノアゲート３２の出力
が導かれ、他方の入力として上記シフトレジスタ
３６の出力が導かれる。そして、このノアゲート
３７の出力はノアゲート３８の一方の入力とな
り、このノアゲート３８の他方の入力として多重
化リセツト信号が外部から導かれる。このノアゲ
ート８の出力は前記シフトレジスタ３６のデータ
入力となり、このシフトレジスタ３６の出力は第
３の制御ライン２６を介して制御回路（図示せ
ず）へ送り出される。
ばデータコントロール回路３５およびｎビツトの
シリアルシフトレジスタ（これは２相のクロツク
信号φ1，φ2により駆動される。）３６よりなるリ
ングカウンタ回路を用いている。上記データコン
トロール回路３５において、ノアゲート３７の一
方の入力として前記第１のノアゲート３２の出力
が導かれ、他方の入力として上記シフトレジスタ
３６の出力が導かれる。そして、このノアゲート
３７の出力はノアゲート３８の一方の入力とな
り、このノアゲート３８の他方の入力として多重
化リセツト信号が外部から導かれる。このノアゲ
ート８の出力は前記シフトレジスタ３６のデータ
入力となり、このシフトレジスタ３６の出力は第
３の制御ライン２６を介して制御回路（図示せ
ず）へ送り出される。
次に、上記構成による第２図の動作を第３図を
参照して説明する。いまクロツク信号φ2，φ1、
マルチプレクス信号T1〜Toがマルチプレクサ２
１に第３図に示すようなタイミングで図示しない
信号源から供給されているとき、第１〜第ｎチヤ
ンネルの制御入力信号CH1〜CHoがたとえば図示
のように変化したとする。したがつて、ラツチ回
路２０1〜２０oによりマルチプレクス信号T1のタ
イミングで各チヤンネルの制御信号入力がラツチ
され、これらのラツチ出力がマルチプレクサ２１
により多重化されると図示Ａのような信号が得ら
れる。この信号は第１の制御パルス形成回路２７
に導かれ、シフトレジスタ３０により一走査周期
遅れた前回走査期間の信号がローレベルであつ
て、今回走査期間の信号がハイレベルに立上つて
インバータ３１の出力がローレベルなつているチ
ヤンネル期間には第１のノアゲート３２からハイ
レベルの立上りパルスが得られる。逆に、シフト
レジスタ３０により一走査周期遅れた前回走査期
間の信号がハイレベル、すなわちインバータ３３
の出力がローレベルであつて今回走査期間の信号
がローレベルに立下つているチヤンネル期間には
第２のノアゲート３４からハイレベルの立下りパ
ルスが得られる。したがつて、第１のノアゲート
３２からは立上りパルス多重化信号Ｂが得られ、
第２のノアゲート３４からは立下りパルス多重化
信号Ｃが得られる。
参照して説明する。いまクロツク信号φ2，φ1、
マルチプレクス信号T1〜Toがマルチプレクサ２
１に第３図に示すようなタイミングで図示しない
信号源から供給されているとき、第１〜第ｎチヤ
ンネルの制御入力信号CH1〜CHoがたとえば図示
のように変化したとする。したがつて、ラツチ回
路２０1〜２０oによりマルチプレクス信号T1のタ
イミングで各チヤンネルの制御信号入力がラツチ
され、これらのラツチ出力がマルチプレクサ２１
により多重化されると図示Ａのような信号が得ら
れる。この信号は第１の制御パルス形成回路２７
に導かれ、シフトレジスタ３０により一走査周期
遅れた前回走査期間の信号がローレベルであつ
て、今回走査期間の信号がハイレベルに立上つて
インバータ３１の出力がローレベルなつているチ
ヤンネル期間には第１のノアゲート３２からハイ
レベルの立上りパルスが得られる。逆に、シフト
レジスタ３０により一走査周期遅れた前回走査期
間の信号がハイレベル、すなわちインバータ３３
の出力がローレベルであつて今回走査期間の信号
がローレベルに立下つているチヤンネル期間には
第２のノアゲート３４からハイレベルの立下りパ
ルスが得られる。したがつて、第１のノアゲート
３２からは立上りパルス多重化信号Ｂが得られ、
第２のノアゲート３４からは立下りパルス多重化
信号Ｃが得られる。
一方、第２の制御パルス形成回路２８において
は、あるチヤンネル期間に前記第１のノアゲート
３２から立上りパルスが一旦導かれると、ノアゲ
ート３７の出力はローレベルになり、多重化リセ
ツト信号は通常はローレベルであるからノアゲー
ト３８の出力はハイレベルになり、このハイレベ
ルがシフトレジスタ３６により一走査周期遅れて
前記ノアゲート３７の入力となる。したがつてシ
フトレジスタ３６の出力は、次回以降の各走査に
おける対応するチヤンネル期間には常にハイレベ
ルの状態保持パルスが得られ、すなわち状態保持
パルス多重化信号Ｅが得られる。
は、あるチヤンネル期間に前記第１のノアゲート
３２から立上りパルスが一旦導かれると、ノアゲ
ート３７の出力はローレベルになり、多重化リセ
ツト信号は通常はローレベルであるからノアゲー
ト３８の出力はハイレベルになり、このハイレベ
ルがシフトレジスタ３６により一走査周期遅れて
前記ノアゲート３７の入力となる。したがつてシ
フトレジスタ３６の出力は、次回以降の各走査に
おける対応するチヤンネル期間には常にハイレベ
ルの状態保持パルスが得られ、すなわち状態保持
パルス多重化信号Ｅが得られる。
そして、ハイレベルの多重化リセツト信号が外
部から供給されたとき、ノアゲート３８の出力、
すなわちシフトレジスタ３６のデータ入力はロー
レベルになるのでリセツト信号がきたチヤンネル
には状態保持パルスは発生しなくなる。
部から供給されたとき、ノアゲート３８の出力、
すなわちシフトレジスタ３６のデータ入力はロー
レベルになるのでリセツト信号がきたチヤンネル
には状態保持パルスは発生しなくなる。
なお第２図のシフトレジスタ３０，３６等とし
て、たとえばCMOSトランジスタを用いたクロ
ツクドインバータよりなるダイナミツク回路（第
４図に１ビツト分を示す。）を使用する事により、
スタテイツク回路の場合に比べて素子数を大幅
（例えば約2.5分の１）に減少でき、集積回路化に
際してパターン面積を大幅（約３分の１）に小さ
くすることができる。
て、たとえばCMOSトランジスタを用いたクロ
ツクドインバータよりなるダイナミツク回路（第
４図に１ビツト分を示す。）を使用する事により、
スタテイツク回路の場合に比べて素子数を大幅
（例えば約2.5分の１）に減少でき、集積回路化に
際してパターン面積を大幅（約３分の１）に小さ
くすることができる。
また制御信号入力がたとえば機械スイツチのオ
ン、オフにより生成される場合などには制御信号
入力にチヤタリングが含まれることがある。しか
し第２図の回路では、マルチプレクス信号の一走
査期間がチヤタリング防止期間（その期間にチヤ
タリングがあつても誤動作しない期間）になつて
いる。そしてこのために、制御信号入力のチヤン
ネル数ｎが非常に多い場合には、クロツク周波数
をシフトレジスタのダイナミツク化のために高く
設定（たとえば1kHz）した場合でもチヤタリン
グ防止期間がチヤタリング期間より長くなる。具
体例としてチヤンネル数が100個、クロツク周波
数が1kHz（周期が1ms）のとき、チヤタリング防
止期間は1ms×100＝100msとなり、充分長い。
ン、オフにより生成される場合などには制御信号
入力にチヤタリングが含まれることがある。しか
し第２図の回路では、マルチプレクス信号の一走
査期間がチヤタリング防止期間（その期間にチヤ
タリングがあつても誤動作しない期間）になつて
いる。そしてこのために、制御信号入力のチヤン
ネル数ｎが非常に多い場合には、クロツク周波数
をシフトレジスタのダイナミツク化のために高く
設定（たとえば1kHz）した場合でもチヤタリン
グ防止期間がチヤタリング期間より長くなる。具
体例としてチヤンネル数が100個、クロツク周波
数が1kHz（周期が1ms）のとき、チヤタリング防
止期間は1ms×100＝100msとなり、充分長い。
なおチヤンネル数が少ない場合でも、シフトレ
ジスタのダイナミツク化のためにクロツク周波数
を高くするためには、第２図の第１の制御パルス
形成回路２７にたとえば第５図に示すようなデー
タ選択回路５０を挿入すればよい。すなわち、マ
ルチプレクサ２１の出力を第１のクロツクドイン
バータ５１に導き、このインバータ５１の出力を
インバータ５２および第１のノアゲート３２に導
き、インバータ５２の出力をシフトレジスタ３０
のデータ入力端Ｄおよび第２のノアゲート３４に
導き、このシフトレジスタ３０の出力をインバー
タ３３を介して第２のノアゲート３４に導き、さ
らに上記シフトレジスタ３０の出力を第１のノア
ゲート３２に導くと共に第２のクロツクドインバ
ータ５３に導き、このインバータ５３の出力と前
記第１のクロツクドインバータ５１の出力とをワ
イヤードオア接続する。そして、第１のクロツク
ドインバータ５１のクロツク信号φAとして、チ
ヤタリングを防止したい期間以上の周期を持ち、
ハイレベルの期間がマルチプレクス信号の一走査
周期に一致し、かつマルチプレクス信号の各チヤ
ンネル期間に同期した例えば第６図に示すような
タイミング関係を有するものを利用し、マルチプ
レクサ出力の各チヤンネル信号の変化する周期を
クロツク信号φAと同じ周期としている。なお、
φAはφAの逆相クロツクである。
ジスタのダイナミツク化のためにクロツク周波数
を高くするためには、第２図の第１の制御パルス
形成回路２７にたとえば第５図に示すようなデー
タ選択回路５０を挿入すればよい。すなわち、マ
ルチプレクサ２１の出力を第１のクロツクドイン
バータ５１に導き、このインバータ５１の出力を
インバータ５２および第１のノアゲート３２に導
き、インバータ５２の出力をシフトレジスタ３０
のデータ入力端Ｄおよび第２のノアゲート３４に
導き、このシフトレジスタ３０の出力をインバー
タ３３を介して第２のノアゲート３４に導き、さ
らに上記シフトレジスタ３０の出力を第１のノア
ゲート３２に導くと共に第２のクロツクドインバ
ータ５３に導き、このインバータ５３の出力と前
記第１のクロツクドインバータ５１の出力とをワ
イヤードオア接続する。そして、第１のクロツク
ドインバータ５１のクロツク信号φAとして、チ
ヤタリングを防止したい期間以上の周期を持ち、
ハイレベルの期間がマルチプレクス信号の一走査
周期に一致し、かつマルチプレクス信号の各チヤ
ンネル期間に同期した例えば第６図に示すような
タイミング関係を有するものを利用し、マルチプ
レクサ出力の各チヤンネル信号の変化する周期を
クロツク信号φAと同じ周期としている。なお、
φAはφAの逆相クロツクである。
而して、インバータ５２、シフトレジスタ３
０、第２のクロツクドインバータ５３よりなるリ
ングカウンタ部をメモリ回路として用い、φA＝
“１”、A＝“０”のときにマルチプレクサからの
各チヤンネルの信号入力データの書込みを行な
い、φA＝“０”、A＝“１”のときに上記書き込み
データを保持する。したがつて、上記書き込みが
行われる一走査期間に前記実施例におけると同様
な動作により立上りパルス多重化信号B′および
立下りパルス多重化信号C′が第１、第２のノアゲ
ート３２，３４から発生する。これに対してデー
タ保持が行われる各走査期間において、第１のノ
アゲート３２はシフトレジスタ３０の出力信号と
これが第２のクロツクドインバータ５３により反
転された信号とのノア処理により常にローレベル
を出力し、第２のノアゲート３４はシフトレジス
タ３０の出力がインバータ３３により反転された
信号とシフトレジスタ３０の出力が第２のクロツ
クドインバータ５３、インバータ５２を経た信号
とのノア処理により常にローレベルを出力するよ
うになる。
０、第２のクロツクドインバータ５３よりなるリ
ングカウンタ部をメモリ回路として用い、φA＝
“１”、A＝“０”のときにマルチプレクサからの
各チヤンネルの信号入力データの書込みを行な
い、φA＝“０”、A＝“１”のときに上記書き込み
データを保持する。したがつて、上記書き込みが
行われる一走査期間に前記実施例におけると同様
な動作により立上りパルス多重化信号B′および
立下りパルス多重化信号C′が第１、第２のノアゲ
ート３２，３４から発生する。これに対してデー
タ保持が行われる各走査期間において、第１のノ
アゲート３２はシフトレジスタ３０の出力信号と
これが第２のクロツクドインバータ５３により反
転された信号とのノア処理により常にローレベル
を出力し、第２のノアゲート３４はシフトレジス
タ３０の出力がインバータ３３により反転された
信号とシフトレジスタ３０の出力が第２のクロツ
クドインバータ５３、インバータ５２を経た信号
とのノア処理により常にローレベルを出力するよ
うになる。
かくて、シフトレジスタのダイナミツク化が可
能な程度にクロツク周波数が高く、かつチヤンネ
ル数が少ない場合にも、データ選択回路５０の使
用によりチヤタリング防止期間を長くとることが
できる。なおこのデータ選択回路５０は、上記実
施例の構成に限らず、たとえばアンドゲート、オ
アゲートの組合せにより同等機能を有するように
変形実施し得る。
能な程度にクロツク周波数が高く、かつチヤンネ
ル数が少ない場合にも、データ選択回路５０の使
用によりチヤタリング防止期間を長くとることが
できる。なおこのデータ選択回路５０は、上記実
施例の構成に限らず、たとえばアンドゲート、オ
アゲートの組合せにより同等機能を有するように
変形実施し得る。
上述したような制御信号多重化回路によれば、
複数チヤンネルの制御信号入力を１個のマルチプ
レクサ２１により走査選択し、この選択された各
チヤンネル信号を共通の制御信号変換回路２３に
より順次変換処理して複数種の多重化制御信号
Ｂ，Ｃ，Ｅを得るようにしている。したがつて、
第１図に示した従来例に比べて制御信号変換回路
数、マルチプレクサ数、信号配線数を著しく低減
できる。このため、集積回路化に際して制御信号
多重化回路の占有パターン面積を著しく小さくす
ることができる。また、従来の回路で必要な場合
があつたデマルチプレクサ回路も不要となるので
制御信号多重化全システム構成を著しく簡略化で
きる。
複数チヤンネルの制御信号入力を１個のマルチプ
レクサ２１により走査選択し、この選択された各
チヤンネル信号を共通の制御信号変換回路２３に
より順次変換処理して複数種の多重化制御信号
Ｂ，Ｃ，Ｅを得るようにしている。したがつて、
第１図に示した従来例に比べて制御信号変換回路
数、マルチプレクサ数、信号配線数を著しく低減
できる。このため、集積回路化に際して制御信号
多重化回路の占有パターン面積を著しく小さくす
ることができる。また、従来の回路で必要な場合
があつたデマルチプレクサ回路も不要となるので
制御信号多重化全システム構成を著しく簡略化で
きる。
第１図は従来の制御信号多重化回路を示すブロ
ツク図、第２図は本発明に係る制御信号多重化回
路の一実施例を示す回路図、第３図は第２図の動
作を説明するために示すタイミング図、第４図は
第２図のシフトレジスタの一例の一ビツト分を示
す回路図、第５図は第２図の第１の制御パルス形
成回路の変形例を示す回路図、第６図は第５図の
回路を第２図に用いた場合の動作を説明するため
に示すタイミング図である。 ２１……マルチプレクサ、２２1〜２２o……ク
ロツクドインバータ、２３……制御信号変換回
路、２４，２５，２６……制御ライン、３０……
シフトレジスタ、３１，３３……インバータ、３
２，３４……ノアゲート、５１，５３……クロツ
クドインバータ。
ツク図、第２図は本発明に係る制御信号多重化回
路の一実施例を示す回路図、第３図は第２図の動
作を説明するために示すタイミング図、第４図は
第２図のシフトレジスタの一例の一ビツト分を示
す回路図、第５図は第２図の第１の制御パルス形
成回路の変形例を示す回路図、第６図は第５図の
回路を第２図に用いた場合の動作を説明するため
に示すタイミング図である。 ２１……マルチプレクサ、２２1〜２２o……ク
ロツクドインバータ、２３……制御信号変換回
路、２４，２５，２６……制御ライン、３０……
シフトレジスタ、３１，３３……インバータ、３
２，３４……ノアゲート、５１，５３……クロツ
クドインバータ。
Claims (1)
- 【特許請求の範囲】 １ 複数チヤンネルの制御信号入力を走査選択し
て時分割多重化する１個のマルチプレクサと、こ
のマルチプレクサの出力信号が導かれ各チヤンネ
ル毎の信号をそれぞれ複数種の制御信号に変換し
て各種別の多重化信号に変換し、この複数種の多
重化制御信号を複数の制御ラインへそれぞれ対応
して送り出す制御信号変換回路とを具備し、前記
制御信号変換回路は、前記マルチプレクサの出力
信号をマルチプレクサの一走査期間遅延させるシ
フトレジスタと、このシフトレジスタの出力信号
と前記マルチプレクサからの出力信号との論理レ
ベル比較により各チヤンネル制御信号入力の論理
レベルの立上り変化、立下り変化の有無を判定し
て立上りパルス、立下りパルスを生成する論理回
路とを備えていることを特徴とする制御信号多重
化回路。 ２ 前記マルチプレクサは、各チヤンネル信号入
力にそれぞれ対応して設けられマルチプレクス信
号により走査駆動されるクロツクドインバータよ
りなることを特徴とする特許請求の範囲第１項記
載の制御信号多重化回路。 ３ 前記シフトレジスタはダイナミツクタイプで
あることを特徴とする特許請求の範囲第１項記載
の制御信号多重化回路。 ４ 前記制御信号変換回路は、前記論理回路から
の立上りパルスもしくは立下りパルスの多重化信
号が導かれて各チヤンネル制御信号入力毎の論理
レベル変化の有無を記憶し、マルチプレクス信号
の走査周期と等しい周期で前期立上りパルスもし
くは立下りパルスの送り出しラインとは異なる制
御ラインへ状態保持パルスを送り出すリングカウ
ンタを具備することを特徴とする特許請求の範囲
第１項記載の制御信号多重化回路。 ５ 前記制御信号変換回路は、マルチプレクス信
号の一走査周期と同じパルス幅であつて所定のチ
ヤタリング防止期間に相当する周期を有するクロ
ツク信号φAにより駆動されてマルチプレクサか
らの入力信号を取込む第１のクロツクドインバー
タと、このインバータの後段に設けられ前記一走
査周期と同じ遅延時間を有するシフトレジスタお
よび前記クロツク信号φAと逆相のクロツク信号
φAにより駆動されて上記シフトレジスタの出力
を入力側へ戻すための第２のクロツクドインバー
タを有するリングカウンタと、このリングカウン
タの出力信号と前記第１のクロツクドインバータ
の出力信号を利用して各チヤンネル制御信号入力
の論理レベルの立上り変化、立下が変化の有無を
判定して立上りパルス、立下りパルスを生成する
論理回路とを具備することを特徴とする特許請求
の範囲第１項記載の制御信号多重化回路。 ６ 集積回路化されてなることを特徴とする特許
請求の範囲第１項記載の制御信号多重化回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55121885A JPS5746548A (en) | 1980-09-03 | 1980-09-03 | Control signal multiplexing circuit |
| GB8123665A GB2083981B (en) | 1980-09-03 | 1981-08-03 | Control signal multiplex circuit |
| US06/289,907 US4466097A (en) | 1980-09-03 | 1981-08-04 | Control signal-multiplexing circuit |
| DE3131897A DE3131897C2 (de) | 1980-09-03 | 1981-08-12 | Steuersignal-Multiplexschaltung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55121885A JPS5746548A (en) | 1980-09-03 | 1980-09-03 | Control signal multiplexing circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5746548A JPS5746548A (en) | 1982-03-17 |
| JPS636182B2 true JPS636182B2 (ja) | 1988-02-08 |
Family
ID=14822316
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55121885A Granted JPS5746548A (en) | 1980-09-03 | 1980-09-03 | Control signal multiplexing circuit |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4466097A (ja) |
| JP (1) | JPS5746548A (ja) |
| DE (1) | DE3131897C2 (ja) |
| GB (1) | GB2083981B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0222271U (ja) * | 1988-07-30 | 1990-02-14 |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4675861A (en) * | 1984-11-28 | 1987-06-23 | Adc Telecommunications, Inc. | Fiber optic multiplexer |
| US4651319A (en) * | 1985-10-11 | 1987-03-17 | Motorola, Inc. | Multiplexing arrangement with fast framing |
| JPH0769693B2 (ja) * | 1986-05-13 | 1995-07-31 | ヤマハ株式会社 | 制御波形発生装置 |
| JP2528665B2 (ja) * | 1987-07-29 | 1996-08-28 | 三田工業株式会社 | 電子写真記録方法 |
| US5272476A (en) * | 1991-04-04 | 1993-12-21 | The United States Of America As Represented By The Secretary Of The Navy | Data acquisition system having novel, low power circuit for time-division-multiplexing sensor array signals |
| JP3134450B2 (ja) * | 1992-02-17 | 2001-02-13 | 日本電気株式会社 | マイクロプロセッサ |
| US5237573A (en) * | 1992-03-31 | 1993-08-17 | Apple Computer, Inc. | Method and apparatus for selectively switching between input signals |
| DE4429998C2 (de) * | 1994-08-25 | 2002-07-11 | Kostal Leopold Gmbh & Co Kg | Anordnung zur Positionssteuerung von Elektromotoren |
| CN109564603B (zh) * | 2016-06-02 | 2022-04-08 | 哈勃股份有限公司 | 用于安全地更改工业控制系统中的多路复用器的网络配置设置的系统和方法 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3601634A (en) * | 1970-07-13 | 1971-08-24 | Michel A Ebertin | Field effect transistor multiplexing circuit for time sharing a common conductor |
| US3922493A (en) * | 1971-02-01 | 1975-11-25 | Gen Electric | Communication system using time-division multiplexing and pulse-code modulation |
| US3899951A (en) * | 1973-08-09 | 1975-08-19 | Nippon Musical Instruments Mfg | Key switch scanning and encoding system |
| US3872257A (en) * | 1974-03-11 | 1975-03-18 | Bell Telephone Labor Inc | Multiplex and demultiplex apparatus for digital-type signals |
| JPS54122915A (en) * | 1978-03-16 | 1979-09-22 | Toshiba Corp | Signal multiplex circuit |
| JPS553249A (en) * | 1978-06-22 | 1980-01-11 | Fujitsu Ltd | Information transmission system |
| US4299153A (en) * | 1979-08-10 | 1981-11-10 | The Wurlitzer Company | Touch responsive envelope control for electronic musical instrument |
| US4402247A (en) * | 1981-09-17 | 1983-09-06 | The Marmon Group Inc. | Integrated circuit generating keying envelope signals |
-
1980
- 1980-09-03 JP JP55121885A patent/JPS5746548A/ja active Granted
-
1981
- 1981-08-03 GB GB8123665A patent/GB2083981B/en not_active Expired
- 1981-08-04 US US06/289,907 patent/US4466097A/en not_active Expired - Lifetime
- 1981-08-12 DE DE3131897A patent/DE3131897C2/de not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0222271U (ja) * | 1988-07-30 | 1990-02-14 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE3131897C2 (de) | 1986-10-23 |
| GB2083981B (en) | 1985-05-22 |
| GB2083981A (en) | 1982-03-31 |
| JPS5746548A (en) | 1982-03-17 |
| DE3131897A1 (de) | 1982-04-29 |
| US4466097A (en) | 1984-08-14 |
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