JPS6363193A - 集積メモリ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、行列配置のメモリセルを有する複数個のメモ
リブロックを具え、１列に配列されたメモリセルを列選
択ラインを介して選択することができ、種々のメモリブ
ロックの１行に配列されたメモリセルを行選択ラインを
介して選択することができ、且つ各メモリブロック内の
メモリセル行を行選択信号とブロック選択信号が供給さ
れる各別の行選択論理ゲートにより駆動することができ
るよう構成された集積メモリ回路に関するものである。

この種のメモリ回路はｒｔｓｓｃｃ、　Ｄｉｇｅｓｔ　
ｏｆＴｅｃｈｎｉｃａｌ　Ｐａｐｅｒｓ」１９８３年２
月、　ＰＰ５８〜５９から既知である。メモリを（行方
向及び／又は列方向に）ブロック選択機能を有するモメ
リブロックに分割することは特に１２８ｋｂ及びそれ以
上（２５６ｋｂ等）の容量を有するメモリに対し有利で
ある。メモリが大きくなればなるほどビットライン及び
ワードラインのキャパシタンスの影響が太き（なる、こ
の問題はメモリをブロック毎に選択的に駆動し得るブロ
ックに分割することにより避けられる。既知の回路では
、ブロック選択信号ＢＳと行選択信号ＲＳとをメモリブ
ロック内の各メモリセル行の選択用ＡＮＤゲートに供給
する。実際にはこのＡＮＤゲートは反転ＯＲゲートの出
力端子に反転増幅器を接続して実現されるため、回路が
太き（なる（６個のトランジスタを用いる）と共に低速
になる（２個のゲート遅延のため）。別の可能な方法で
はメモリブロック内の行の選択を反転ブロック選択信号
ＢＳと反転行選択信号ＲＳを受信する反転ＯＲゲートに
より行う、この解決方法もＣＭＯ５トランジスタで実現
すると、ブロック選択回路が低速になる。これは、ＡＮ
Ｄゲートの場合と同一の電力供給を実現するためにはＰ
ＭＯＳ　トランジスタを広面積にする必要があるため入
力キャパシタンスが高くなるためである０反転ＯＲゲー
トは急速にスイッチするが、これら入力キャパシタンス
を充電するのに大きな時間を要する。例えば、２５６ｋ
ｂメモリにおいてはブロック選択信号ｎは（メモリブロ
ック構成に応じて）２５６又は５１２又は１０２４個の
ブロック選択回路を並列に駆動する必要がある。

本発明の目的はメモリブロック内の各メモリセル行への
一層高速のアクセスを実現することにある。

この目的を達成するために、本発明集積メモリ回路にお
いては、前記行選択ゲートを少なくとも３個のトランジ
スタで構成し、第１トランジスタの第１主電極を第１電
源端子に接続し、この第１トランジスタの第２主電極を
第２トランジスタの第１主電極に接続し、この第２トラ
ンジスタの第２主電極を第３トランジスタの第１主電極
に接続し、この第３トランジスタの第２主電極を第２電
源端子に接続し、前記第２トランジスタのゲートに行選
択信号を受信させ、前記第１及び第３トランジスタは互
いに異なる導電型のトランジスタとし、それらのゲート
にブロック選択信号を受信させ、且つ各ブロック内の各
行のメモリセルを駆動する行駆動ラインを前記第２及び
第３トランジスタの共通接続点に接続し、同一メモリブ
ロック内の２個の隣接するメモリセル行に対する２個の
行選択論理ゲートが共通の第１トランジスタを有するよ
うに構成したことを特徴とする。

本発明集積メモリ回路の好適実施例においては、行選択
ゲートに、第１及び第２主電極を当該行選択ゲート内の
第３トランジスタの第１及び第２主電極にそれぞれ接続
した第４トランジスタを設け、この第４トランジスタを
ＮＭＯＳ　トランジスタにすると共にそのゲートを当該
行選択ゲート内の第２トランジスタのゲートに接続する
。

この実施例の利点は、前述のＡＮＤゲート及びＯＲゲー
トと比較して１ゲート当りの所要トランジスタ数が少な
い点、ゲートをＶＤＤ電源ラインに簡単に接続すること
ができる点、及び２行のメモリセルを１個の電源ライン
Ｖゎ。により附勢することができ、レイアウトを小さく
し得る点にある。前記の第４トランジスタは、後に説明
するように、メモリ回路への高速アクセスをもたらす。

図面につき本発明を説明する。

第１図は８個のメモリブロック１〜８に分割されたメモ
リセクションを具えるメモリ回路１０を示す。各メモリ
ブロックは列アドレスＣＡ及び行アドレスＲＡにより選
択し得る行列配置のメモリセルを具えている。行アドレ
スは行デコーダ回路１１に供給され、列アドレスの第１
部分は列アドレス回路１２ａ及び１２ｂに供給される。

列アドレスＣＡの残部はブロック選択回路１３に供給さ
れ、各メモリブロック内のメモリセルはアドレスＣＡ及
びＲＡにより後に説明するように選択することができる
。第１図から明らかなように、メモリセルは行及び列デ
コーダ回路１１．１２ａ及び１２ｂ１並びにブロック選
択信号ＢＳＩ　〜ＢＳ８をメモリブロック１〜８に供給
するブロック選択回路１３により選択される。メモリ回
路をこのようにアドレスする意義を第２図につき説明す
る。

第２図は第１回のメモリ回路の詳細を示す。メモリブロ
ック１，２．−−−８を示してあり、各メモリブロック
内にメモリセルの行と列を示しである。ブロックｌにお
いて、メモリセル行１を符号ＩＣＩで示してあり、この
行の第１セルをＩＣ１１として、第２セルをＩＣ１２と
して示しである。他のメモリブロック内の行及びセルに
対しても同様の符号を用いて示しである。各ブロック内
のメモリセルは次のように選択される。即ち列ラインＣ
ＡＩ又はＣＡ２又は−−−ＣＡｎを介して各ブロックの
１列が駆動される。各ブロック内のラインＣＡＩは同一
の回路で駆動し得るが、別々のバッファにより駆動する
こともできる。各ブロック内の１メモリセル行の選択は
、この目的のための行選択信号を行選択ライン酊又はｍ
又は−−−Ｙ；を経て受信する選択ゲー）Ｐにより行わ
れる。以後、各信号とその供給ラインとを同一の符号で
表すものとする。メモリブロックｊ（１≦ｊ≦８）内の
行ｉの選択ゲートＰをＰｊｉ　として示す。更に、反転
ブロック選択信号口が選択ゲー）　Ｐｊｉに供給される
。行選択回路ＸＳ、は全ての行ＩＣｉ、　２Ｃｉ、−−
−８Ｃｉ　（１≦ｉ≦ｍ）の全てのセルを駆動する必要
がなく、複数個（８個）の選択ゲー１−Ｐを駆動するだ
けでよく、従ってブロックｊ内の行ｉの本質的に高速の
駆動と低電力消費が達成される。このメモリは多数の斯
かる論理ゲートＰを具えるため、即ちメモリブロックの
１行ごとに１個のゲートを具えるため、これら選択ゲー
トの表面積は（過度に）大きくしてはならないが、現在
の技術状態ではこれらゲートを６個のトランジスタがら
成るＣＭＯＳ　ＡＮＤゲートで形成しており、このゲー
ト回路は大きな集積表面積を必要とする。

しかし、本発明による集積メモリ回路の選択ゲートは第
３図から明らかなように著しく少数のトランジスタから
成り、著しく小さな表面積で済む。

第３図は本発明による２個のゲート回路を示し、この２
つのゲート回路は１個の共通トランジスタを具える。２
個の行選択ゲートＰｊ（ｉ−１＞及びＰｊｉはメモリブ
ロックｊ内の行ｉ−１及び行ｉをそれぞれ駆動する。行
選択ゲートＰｉｔは電源電圧Ｖ。Ｄ及びＶＳＳ間に直列
に接続された３個のトランジスタ３１．３２及び３３を
具える。トランジスタ３３はＮＭＯＳトランジスタ、ト
ランジスタ３１及び３２はＰＭＯＳ　トランジスタであ
る。行選択ゲートをトランジスタ３２のゲートに供給し
、ブロック選択信号−をトランジスタ３１及び３３のゲ
ートに供給する。行駆動ラインＬｊｉをトランジスタ３
２及び３３の共通接続点に接続する。ブロックｊ内の行
ｉを駆動する行駆動ラインＬｊｉは信号百が低レベル及
び信号■が低レベルのときに高レベル信号を搬送する。

行駆動ラインＬｊｉ上の信号は信号ＢＳ、が高レベルの
とき低レベルになる。

行選択ゲートＰｊ（ｉ−１）は、電源電圧ＶＤＤ及び７
８５間の、ゲートＰｊｉと同一のＰＭｏｓトランジスタ
３１とＰＭＯＳ　トランジスタ２２とＮＭｏ５トランジ
スタ２３との直列接続で構成し、行選択信号Ｘ５（ｉ−
１）をトランジスタ２２のゲートに供給すると共にブロ
ック選択信号瞑をトランジスタ２３のゲートに供給する
。

行駆動ラインＬｊ（ｉ−１）をトランジスタ２２及び２
３の共通接続点に接続する。行駆動ラインＬｊ　（ｉ−
１は信号訂、及びＸＳ、、−０がともに低レベルのとき
に高レベル信号を搬送する。信号百が高レベルのとき、
ラインＬｊＴｉ−１１は放電され、低レベルになる。

この構成は、２個の行選択ゲートごとに１個のＰＭＯＳ
　トランジスタが節約されると共に２個の隣接するメモ
リセル行が１個の電圧ラインにより附勢されるため、レ
イアウトが小さくなると共に、後に詳述するようにトラ
ンジスタ３１を電圧ラインＶＤ１１に簡単に接続するこ
とができる利点をもたらす。

しかし、この構成では同一メモリブロック内の１メモリ
セルの選択後、次の別の行の１メモリセルの選択前に、
ブロック選択信号Ｗを短時間“高”にして、行駆動ライ
ンＬｊｉを放電させる点に注意されたい、ブロック選択
信号ＢＳ、を“高”にしなければならないため、メモリ
の動作速度が僅かに低下する。他の欠点は、行駆動ライ
ンがこのように放電された後に浮動電位になるため、行
駆動ラインＬの選択後に選択されてない行駆動ラインが
選択されたラインＬ上の信号を容量的に容易にピックア
ップし得るため、クロストークを発生し得る点にある。

第４図は関連する行駆動ラインＬに対する制御放電路を
各選択ゲー）Ｐ内の別のトランジスタにより形成するこ
とによりこれらの欠点を除去するようにした実施例を示
す。二の目的のために、行選択ゲートＰ、、内にＮＭＯ
Ｓ　トランジスタ３４を行駆動ラインＬｊｉと第２電源
端子ｖｓ３との間に配置すると共にそのゲートをトラン
ジスタ３２のゲート及び行選択ラインＸＳ、に接続する
。

ブロックｊの行ｉのメモリセルが選択されるとき、行選
択信号ＸＳ、は低レベルで、トランジスタ３４はターン
オフする。行ｉ以外の行が選択されるときは、行選択信
号■［は高レベルであるためトランジスタ３４はターン
オンし、行駆動ラインＬｊｉが放電される。行選択ゲー
トＰｊ（ｉ−１＋に付加したトランジスタ２４も同様に
動作する。

第５図は本発明メモリ回路の一部分のレイアウトを線図
的に示すものである。このメモリは既知の２層金属ＣＭ
Ｏ５技術により構成される。各ブロック内のビットライ
ン（列選択ライン）　ＣＡＩ、　ＣＡ２゜−−−ＣＡｎ
　、ブロック選択ラインＢＳｊ及び電源ラインＶＳＳは
第２金属層（図の垂直方向に延在する）で実現される。

行選択ラインＸＳｔ＋　−−−ＸＳ＜ｉ−ｎ。

ＸＳ６．　ＸＳ（＝＋山−−−　ＸＳｍ及び電源ライン
ｖＤＤ及びＶＳＳは第２金属層から絶縁された第１金属
層（図の水平方向に延在する）で実現される。第５図に
おいて第１及び第２金属層トラックは行選択ゲートＰｊ
、のレイアウトを示すために部分的に省略しである。第
１金属層の下側には、行選択ゲートの種々のトランジス
タのゲート及びそれらの間の接続導体を構成する多結晶
のシリコントラックが設けられている。これらの多結晶
トラックを図中に太い斜線を付したラインで示しである
。これらトラックの番号は第４図の対応する番号のトラ
ンジスタのゲートを示す。導電接点６１は電源ラインＶ
ＯＯとＰチャネルトランジスタ３１の第１主電極を構成
する下側のＰ型半導体材料との間に設けられる。

規則正しいパターンの導電接点６２が多結晶シリコント
ランジスタ６３とブロック選択ラインＢＳ、との間に設
けられる。多結晶シリコントランジスタ６３は接点６１
の区域でトランジスタ３１のゲートを構成する。トラン
ジスタ３１はＰ）１０Ｓ　トランジスタであり、適当な
Ｎ型半導体領域（図中に破線で示しである）内に形成さ
れ、行選択ゲートＰハ及びＰｊ（ｉ−１）のＰＭＯＳ　
トランジスタ３２及び２２も同様である。ゲートＰｊｉ
のＮＭＯＳ　トランジスタ３３及び３４は点々で示すＰ
型半導体領域内に形成され、ゲー）　Ｐｊ（ｉ−＋１の
トランジスタ２３及び２４も同様である。トランジスタ
３２及び３４のゲートは多結晶シリコントランジスタ６
５ｉを経て行選択ラインｘＳ、に接続されると共に、ト
ランジスタ２２及び２４のゲートは多結晶シリコンライ
ン６５＋ｔ−ｎ　を経て行選択ラインＸ５（＝−ｎ　　
に接続される。行駆動ラインＬｉｊはゲートＰｉｊによ
り駆動され、トランジスタ３２の主電極に接続されると
共にトランジスタ３３及び３４の主電極に接続される。

行駆動ラインＬｊ（ｉ−１１もゲートＰｊ（ｉ−１１内
のトランジスタ２２．２３及び２４に対し同様に接続さ
れる。

同一の接点をできるだけ多く利用するために、回路のレ
イアウトの一部分を周囲に行選択ゲートＰｊ（ｉ−１１
及びＰ、が位置する接点６１に対し鏡面対称にすると共
に行選択ゲー）　Ｐｊ　＋１−２）及び行選択ゲートＰ
ｊＴｉ＋ｌｌ内のＮＭＯＳ　トランジスタのゲートを構
成する多結晶トラック７３及び８３から明らかなように
接点６２に対しても鏡面対称にする。メモリセル９０及
び９２は同一の接点６１から附勢される。

以上の説明はメモリ回路を行方向にブロックに分割する
場合にのみ関するものであるが（各行選択ラインは実際
には種々のブロックの複数の行選択ラインと置き換えら
れる）、メモリ回路を列方向にも同様に分割することが
できる。この場合同一の選択ゲートを用いることができ
る。

【図面の簡単な説明】

第１図は本発明によるブロック選択回路を組み込むメモ
リ回路を示す図、 第２図は第１図に示すメモリブロックの詳細を示す図、 第３図は第２図に示すメモリブロックのための本発明に
よる１個の共通トランジスタを具える２個のゲート回路
を示す図、 第４図は第３図に示すゲート回路の好適実施例を示す図
、 第５図は本発明によるゲート回路の好適例のレイアウト
を示す図である。 １０・・・メモリ回路 １〜８・・・メモリブロック １１・・・行デコーダ回路 １２ａ、　１２ｂ・・・列アドレス回路１３・・・ブロ
ック選択回路 ＣＡ・・・列アドレス ＲＡ・・・行アドレス

Claims (1)

1. 【特許請求の範囲】 １、行列配置のメモリセルを有する複数個のメモリブロ
   ックを具え、１列に配列されたメモリセルを列選択ライ
   ンを介して選択することができ、種々のメモリブロック
   の１行に配列されたメモリセルを行選択ラインを介して
   選択することができ、且つ各メモリブロック内のメモリ
   セル行を行選択信号とブロック選択信号が供給される各
   別の行選択論理ゲートにより駆動することができるよう
   構成された集積メモリ回路において、前記行選択ゲート
   は少なくとも３個のトランジスタを具え、第１トランジ
   スタの第１主電極を第１電源端子に接続し、この第１ト
   ランジスタの第２主電極を第２トランジスタの第１主電
   極に接続し、この第２トランジスタの第２主電極を第３
   トランジスタの第１主電極に接続し、この第３トランジ
   スタの第２主電極を第２電源端子に接続し、前記第２ト
   ランジスタのゲートに行選択信号を受信させ、前記第１
   及び第３トランジスタは互いに異なる導電型のトランジ
   スタとし、それらのゲートにブロック選択信号を受信さ
   せ、且つ各ブロック内の各行のメモリセルを駆動する行
   駆動ラインを前記第２及び第３トランジスタの共通接続
   点に接続し、同一メモリブロック内の２個の隣接するメ
   モリセル行に対する２個の行選択論理ゲートが共通の第
   １トランジスタを有するように構成したことを特徴とす
   る集積メモリ回路。 ２、前記行選択ゲートは第１及び第２主電極が当該行選
   択ゲートの第３トランジスタの第１及び第２主電極にそ
   れぞれ接続された第４トランジスタを具えていることを
   特徴とする特許請求の範囲第１項記載の集積メモリ回路
   。 ３、メモリ回路のレイアウトは第１トランジスタの第１
   主電極と第１電源端子との接点を通る直線であってブロ
   ック選択信号ラインと交差する直線に対し鏡面対称であ
   ることを特徴とする特許請求の範囲第１項又は第２項記
   載の集積メモリ回路。 ４、メモリ回路のレイアウトは第３トランジスタのゲー
   トとブッロク選択信号ラインとの接点を通る直線であっ
   てブロック選択信号ラインと交差する直線に対し鏡面対
   称であることを特徴とする特許請求の範囲第１項、２項
   又は３項記載の集積メモリ回路。 ５、メモリ回路のレイアウトにおいて隣接するメモリセ
   ル行の対の各行ごとに少なくとも１個のメモリセルを第
   １トランジスタの第１主電極と第１電源端子との接点を
   経て附勢するようにしてあることを特徴とする特許請求
   の範囲第１〜４項の何れかに記載の集積メモリ回路。 ６、前記行選択ゲートのトランジスタは絶縁ゲート電界
   効果トランジスタであって、前記第１及び第２トランジ
   スタはＰＭＯＳトランジスタであり、前記第３トランジ
   スタはＮＭＯＳトランジスタであり、前記第２トランジ
   スタのゲートは反転行選択信号（＠ＸＳｉ＠）を受信す
   ると共に前記第１及び第３トランジスタのゲートは反転
   ブロック選択信号（＠ＢＳｉ＠）を受信するようにして
   あることを特徴とする特許請求の範囲第１〜５項の何れ
   かに記載の集積メモリ回路。 ７、第４トランジスタはＮＭＯＳトランジスタであり、
   そのゲートを当該選択ゲート内の第２トランジスタのゲ
   ートに接続してあることを特徴とする特許請求の範囲第
   ２項に従続する特許請求の範囲第６項記載の集積メモリ
   回路。 ８、メモリ回路を列方向と同様に行方向にもブロックに
   分割し、各ブロック内の列を列選択信号とブロック選択
   信号が供給される列選択論理ゲートにより駆動し得るよ
   うにしてあることを特徴とする特許請求の範囲第１〜７
   項の何れかに記載の集積メモリ回路。 ９、前記列選択論理ゲート及び行選択論理ゲートは同一
   の構成であることを特徴とする特許請求の範囲第８項記
   載の集積メモリ回路。