JPS6364063B2 - - Google Patents
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- JPS6364063B2 JPS6364063B2 JP60283208A JP28320885A JPS6364063B2 JP S6364063 B2 JPS6364063 B2 JP S6364063B2 JP 60283208 A JP60283208 A JP 60283208A JP 28320885 A JP28320885 A JP 28320885A JP S6364063 B2 JPS6364063 B2 JP S6364063B2
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- silicon
- deis
- polycrystalline silicon
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- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
- H10P14/60—Formation of materials, e.g. in the shape of layers or pillars of insulating materials
- H10P14/63—Formation of materials, e.g. in the shape of layers or pillars of insulating materials characterised by the formation processes
- H10P14/6326—Deposition processes
- H10P14/6328—Deposition from the gas or vapour phase
- H10P14/6334—Deposition from the gas or vapour phase using decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
- H10P14/6336—Deposition from the gas or vapour phase using decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
-
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
- H10P14/60—Formation of materials, e.g. in the shape of layers or pillars of insulating materials
- H10P14/66—Formation of materials, e.g. in the shape of layers or pillars of insulating materials characterised by the type of materials
- H10P14/668—Formation of materials, e.g. in the shape of layers or pillars of insulating materials characterised by the type of materials the materials being characterised by the deposition precursor materials
- H10P14/6681—Formation of materials, e.g. in the shape of layers or pillars of insulating materials characterised by the type of materials the materials being characterised by the deposition precursor materials the precursor containing a compound comprising Si
- H10P14/6682—Formation of materials, e.g. in the shape of layers or pillars of insulating materials characterised by the type of materials the materials being characterised by the deposition precursor materials the precursor containing a compound comprising Si the compound being a silane, e.g. disilane, methylsilane or chlorosilane
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
- H10P14/60—Formation of materials, e.g. in the shape of layers or pillars of insulating materials
- H10P14/69—Inorganic materials
- H10P14/692—Inorganic materials composed of oxides, glassy oxides or oxide-based glasses
- H10P14/6921—Inorganic materials composed of oxides, glassy oxides or oxide-based glasses containing silicon
- H10P14/69215—Inorganic materials composed of oxides, glassy oxides or oxide-based glasses containing silicon the material being a silicon oxide, e.g. SiO2
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
- H10P14/60—Formation of materials, e.g. in the shape of layers or pillars of insulating materials
- H10P14/69—Inorganic materials
- H10P14/694—Inorganic materials composed of nitrides
- H10P14/6943—Inorganic materials composed of nitrides containing silicon
- H10P14/69433—Inorganic materials composed of nitrides containing silicon the material being a silicon nitride not containing oxygen, e.g. SixNy or SixByNz
Landscapes
- Non-Volatile Memory (AREA)
- Formation Of Insulating Films (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
Ａ 産業上の利用分野
本発明は、一般的には電気的に消去できる、プ
ログラム可能な読取専用メモリ（EEPROM）又
は電気的に書換え可能な読取専用メモリ
（EAROM）、及び不揮発性ランダム・アクセ
ス・メモリ（NVRAM）の如き、半導体メモリ
素子に係り、更に具体的に云えば、半導体構造体
に適したジユアル電子注入構造体（DEIS）に係
る。
ログラム可能な読取専用メモリ（EEPROM）又
は電気的に書換え可能な読取専用メモリ
（EAROM）、及び不揮発性ランダム・アクセ
ス・メモリ（NVRAM）の如き、半導体メモリ
素子に係り、更に具体的に云えば、半導体構造体
に適したジユアル電子注入構造体（DEIS）に係
る。
Ｂ 従来技術
米国特許第4458407号明細書には、当技術分野
の従来技術について詳述している。上記米国特許
明細書に述べられている如く、２つの多結晶シリ
コン電極の間に半導体酸化物構造体即ちDEISを
形成する場合には、第２多結晶シリコン電極のた
めのゲート酸化物を成長させる工程の間、DEIS
を酸化から保護することが必要である。上記米国
特許明細書に於て言及されている文献に於て開示
されているDEIS材料は、３つの二酸化シリコン
（SiO2）層の複合体より成り、それらの層は、下
部及び上部のSiO2層が過剰なシリコン原子を有
しており、各々下及び上の導電性の多結晶シリコ
ン電極に隣接して配置されたとき、低い電界で、
中間のSiO2層を経て電子が移動（導通）するよ
うに、化学的に気相付着（CVD）されている。
中間のSiO2層は、更に低い電界では、電荷のト
ンネル現象を禁止し、その結果、不揮発性メモ
リ・セルに於けるフローテイング・ゲートからの
電荷の損失を防ぐ。上記複合体は、酸化しない層
により保護されていなければ、典型的なゲート酸
化工程の間に、容易にSiO2に酸化してしまう。
の従来技術について詳述している。上記米国特許
明細書に述べられている如く、２つの多結晶シリ
コン電極の間に半導体酸化物構造体即ちDEISを
形成する場合には、第２多結晶シリコン電極のた
めのゲート酸化物を成長させる工程の間、DEIS
を酸化から保護することが必要である。上記米国
特許明細書に於て言及されている文献に於て開示
されているDEIS材料は、３つの二酸化シリコン
（SiO2）層の複合体より成り、それらの層は、下
部及び上部のSiO2層が過剰なシリコン原子を有
しており、各々下及び上の導電性の多結晶シリコ
ン電極に隣接して配置されたとき、低い電界で、
中間のSiO2層を経て電子が移動（導通）するよ
うに、化学的に気相付着（CVD）されている。
中間のSiO2層は、更に低い電界では、電荷のト
ンネル現象を禁止し、その結果、不揮発性メモ
リ・セルに於けるフローテイング・ゲートからの
電荷の損失を防ぐ。上記複合体は、酸化しない層
により保護されていなければ、典型的なゲート酸
化工程の間に、容易にSiO2に酸化してしまう。
前述の米国特許明細書に開示されている、２つ
の多結晶シリコン素子の間にDEISを形成するた
めの方法は、必要とされる酸化工程の間、DEIS
の酸化を防ぐために、窒化シリコン（Si3N4）層
を用いている。又、該米国特許明細書は、露出し
たゲート及び絶縁体層を侵食する、プラズマ・エ
ツチングと熱した燐酸との組合せを用いて、窒化
シリコン層を除去すること、及びエツチング工程
からDEISを保護するために、窒化シリコン層と
DEISとの間の緩衝層として薄い多結晶シリコン
層を用いることを開示している。
の多結晶シリコン素子の間にDEISを形成するた
めの方法は、必要とされる酸化工程の間、DEIS
の酸化を防ぐために、窒化シリコン（Si3N4）層
を用いている。又、該米国特許明細書は、露出し
たゲート及び絶縁体層を侵食する、プラズマ・エ
ツチングと熱した燐酸との組合せを用いて、窒化
シリコン層を除去すること、及びエツチング工程
からDEISを保護するために、窒化シリコン層と
DEISとの間の緩衝層として薄い多結晶シリコン
層を用いることを開示している。
Ｃ 発明が解決しようとする問題点
本発明の目的は、半導体構造体に適した、改良
されたDEISを提供することである。
されたDEISを提供することである。
Ｄ 問題点を解決するための手段
本発明は、シリコンを豊富に含む窒化物層と、
二酸化シリコン層と、シリコンを豊富に含む酸化
物層とより成る複合体を有する、半導体構造体に
適したジユアル電子注入構造体を提供する。
二酸化シリコン層と、シリコンを豊富に含む酸化
物層とより成る複合体を有する、半導体構造体に
適したジユアル電子注入構造体を提供する。
本発明の構造体は、第２多結晶シリコン・ゲー
ト電極のためのゲート酸化物及び第１多結晶シリ
コン層と第２多結晶シリコン層との間の絶縁体層
を設けるために必要な酸化工程の間、酸化に対し
て自己制限するようにDEIS材料を変えることに
よつて、前述の米国特許明細書に於けるSi3N4酸
化障壁の必要性を除く。本発明に於ける新規な
DEIS材料の露出した表面上に形成された酸化物
層は、DEISに良好な電荷保持特性を与える、中
間の高障壁材料として用いられる。
ト電極のためのゲート酸化物及び第１多結晶シリ
コン層と第２多結晶シリコン層との間の絶縁体層
を設けるために必要な酸化工程の間、酸化に対し
て自己制限するようにDEIS材料を変えることに
よつて、前述の米国特許明細書に於けるSi3N4酸
化障壁の必要性を除く。本発明に於ける新規な
DEIS材料の露出した表面上に形成された酸化物
層は、DEISに良好な電荷保持特性を与える、中
間の高障壁材料として用いられる。
本発明の一実施例に於ては、薄い酸化物層領域
及び厚い酸化物領域で被覆された領域を有するシ
リコン基板上に第１多結晶シリコン層を付着した
後、DEISの第１層を付着する。
及び厚い酸化物領域で被覆された領域を有するシ
リコン基板上に第１多結晶シリコン層を付着した
後、DEISの第１層を付着する。
DEISの第１層は、プラズマ・エンハンス型
CVD（PECVD）装置に於て、次に示す条件を用
いて、付着される。
CVD（PECVD）装置に於て、次に示す条件を用
いて、付着される。
アルゴン中に於ける1.5％のSiH4と0.4c.c.／分の
O2との混合物を用いて、375μｍHgの圧力を得
る。それから、チエンバを、N2を用いて、1800μ
ｍHgの圧力にする。基板を350℃に抵抗加熱し、
高周波エネルギを125ワツトに保つ。付着時間は、
450Åの付着厚及び1.85の屈折率を得るために、
60秒程度である。
O2との混合物を用いて、375μｍHgの圧力を得
る。それから、チエンバを、N2を用いて、1800μ
ｍHgの圧力にする。基板を350℃に抵抗加熱し、
高周波エネルギを125ワツトに保つ。付着時間は、
450Åの付着厚及び1.85の屈折率を得るために、
60秒程度である。
この材料の組成は、その層が低い電界で導通す
るようにする、不飽和シリコン結合を有する、不
明の比率のシリコン、酸素及び窒素を有してい
る、オキシ窒化シリコン（シリコンを豊富に含む
窒化物−SRN）である。
るようにする、不飽和シリコン結合を有する、不
明の比率のシリコン、酸素及び窒素を有してい
る、オキシ窒化シリコン（シリコンを豊富に含む
窒化物−SRN）である。
DEISの第１層を、フオトレジストでマスクし、
NH4F中に20：１の比率で緩衝させた弗化水素酸
を用いてエツチングして、下部注入層を形成す
る。
NH4F中に20：１の比率で緩衝させた弗化水素酸
を用いてエツチングして、下部注入層を形成す
る。
それから、次のマスクを用いて、不揮発性メモ
リ・セルに於けるフローテイング・ゲートとして
働く第１多結晶シリコン・ゲート電極を画成す
る。薄い酸化物領域をシリコン基板に達する迄エ
ツチング・バツクし、そのエツチングされた領域
に、ゲート酸化物を、高温の蒸気及び酸素の雰囲
気中で再成長させる。この工程は、同時に、第１
多結晶シリコン領域の露出した表面に絶縁酸化物
領域を成長させ、DEIS領域の露出した表面を酸
化させる。本発明のDEISに於ける下層即ち第１
層は、上記酸化雰囲気中に於て最小限の時間が経
過すると、酸化される領域の厚さを自己制限する
ように酸化する。
リ・セルに於けるフローテイング・ゲートとして
働く第１多結晶シリコン・ゲート電極を画成す
る。薄い酸化物領域をシリコン基板に達する迄エ
ツチング・バツクし、そのエツチングされた領域
に、ゲート酸化物を、高温の蒸気及び酸素の雰囲
気中で再成長させる。この工程は、同時に、第１
多結晶シリコン領域の露出した表面に絶縁酸化物
領域を成長させ、DEIS領域の露出した表面を酸
化させる。本発明のDEISに於ける下層即ち第１
層は、上記酸化雰囲気中に於て最小限の時間が経
過すると、酸化される領域の厚さを自己制限する
ように酸化する。
例えば、シリコン基板上に450Åの厚さを成長
させるために必要な時間及び温度が、DEIS上に
自己制限して酸化された層を得るために適当な時
間及び温度である。このオキシ窒化シリコン導通
障壁の厚さは、そのDEIS層の付着中に加えられ
たO2の量により決定され、酸化雰囲気に対して
長時間さらしても、そのDEIS層の厚さ又は導通
特性に自立つた影響を生じない。
させるために必要な時間及び温度が、DEIS上に
自己制限して酸化された層を得るために適当な時
間及び温度である。このオキシ窒化シリコン導通
障壁の厚さは、そのDEIS層の付着中に加えられ
たO2の量により決定され、酸化雰囲気に対して
長時間さらしても、そのDEIS層の厚さ又は導通
特性に自立つた影響を生じない。
次の処理工程に於て、上部注入層を付層させ
る。その付着は、後の最終的酸化工程中に第２多
結晶シリコン領域により被覆されていない領域に
於て容易に酸化可能になるように、上部注入層に
於てO2を増加させること以外は、前述の付着の
場合と同一の条件を用いて、PECVD装置に於て
行われる。
る。その付着は、後の最終的酸化工程中に第２多
結晶シリコン領域により被覆されていない領域に
於て容易に酸化可能になるように、上部注入層に
於てO2を増加させること以外は、前述の付着の
場合と同一の条件を用いて、PECVD装置に於て
行われる。
それから、周知の技術を用いて、第２多結晶シ
リコン層を付着し、燐をドープし、マスクし、パ
ターン状にエツチングして、DEIS上の上部電極、
FETゲート及びキヤパシタのための電極、並び
に集積回路素子のために相互接続体を形成する。
リコン層を付着し、燐をドープし、マスクし、パ
ターン状にエツチングして、DEIS上の上部電極、
FETゲート及びキヤパシタのための電極、並び
に集積回路素子のために相互接続体を形成する。
Ｅ 実施例
第１図は、多結晶シリコン・ゲートFETを示
す断面図である。その構造体は、埋設酸化物
（ROX）の形成、ゲートの酸化、及び多結晶シリ
コン・ゲートの付着を用いて形成される。第１図
の構造体を形成するために用いられた処理工程を
以下に示す。
す断面図である。その構造体は、埋設酸化物
（ROX）の形成、ゲートの酸化、及び多結晶シリ
コン・ゲートの付着を用いて形成される。第１図
の構造体を形成するために用いられた処理工程を
以下に示す。
初めに、P-型シリコン基板２を蒸気及び酸素
中で略40nｍの厚さ迄酸化させる。そのウエハ
を、周知のCVD技術を用いて、100nｍの窒化シ
リコン層で被覆する。その窒化シリコン層を、フ
オトレジストで被覆し、パターン化し、厚い酸化
物層即ちフイールド酸化物領域４が成長されるべ
き領域の上の層を除去する高周波プラズマ・エツ
チングに対して、上記窒化シリコン層の一部をさ
らす。上記の領域４に於ける40nｍの酸化物を経
て硼素をイオン注入し、上記フオトレジストを剥
離させた後、ウエハを、蒸気及び酸素中で、領域
４に於て650nｍの厚さ迄、熱酸化する。それか
ら、残されている窒化シリコン層を、マスクを用
いずに、180℃のH3PO4／H2SO4を用いたエツチ
ングにより除去する。
中で略40nｍの厚さ迄酸化させる。そのウエハ
を、周知のCVD技術を用いて、100nｍの窒化シ
リコン層で被覆する。その窒化シリコン層を、フ
オトレジストで被覆し、パターン化し、厚い酸化
物層即ちフイールド酸化物領域４が成長されるべ
き領域の上の層を除去する高周波プラズマ・エツ
チングに対して、上記窒化シリコン層の一部をさ
らす。上記の領域４に於ける40nｍの酸化物を経
て硼素をイオン注入し、上記フオトレジストを剥
離させた後、ウエハを、蒸気及び酸素中で、領域
４に於て650nｍの厚さ迄、熱酸化する。それか
ら、残されている窒化シリコン層を、マスクを用
いずに、180℃のH3PO4／H2SO4を用いたエツチ
ングにより除去する。
次に、40nｍの酸化物を衝緩されたHF中で除
去し、ゲート酸化物６及び６′を45nｍの厚さ迄
成長させる。領域１０及び１２に形成されるべき
FETのための所望の閾値電圧を得るために、硼
素をマスクを用いずに注入する。フオトレジス
ト・マスクを用いたイオン注入により、酸化物領
域６を経て、カツプリング拡散領域８を形成す
る。それから、第１多結晶シリコン層１４を、
CVDにより、400nｍの厚さ迄付着させる。好ま
しくは、その多結晶シリコン層は、付着されると
きに、燐をドープされる。以上に於て述べた技術
は、シリコン基板上に第１多結晶シリコン層を付
着するために用いられた、周知の従来技術の１つ
であり、他の技術を用いることもできる。
去し、ゲート酸化物６及び６′を45nｍの厚さ迄
成長させる。領域１０及び１２に形成されるべき
FETのための所望の閾値電圧を得るために、硼
素をマスクを用いずに注入する。フオトレジス
ト・マスクを用いたイオン注入により、酸化物領
域６を経て、カツプリング拡散領域８を形成す
る。それから、第１多結晶シリコン層１４を、
CVDにより、400nｍの厚さ迄付着させる。好ま
しくは、その多結晶シリコン層は、付着されると
きに、燐をドープされる。以上に於て述べた技術
は、シリコン基板上に第１多結晶シリコン層を付
着するために用いられた、周知の従来技術の１つ
であり、他の技術を用いることもできる。
この時点から、第１図の構造体が本発明に従つ
て処理される。第１多結晶シリコン層１４が部分
的に再結晶化して、後の熱処理工程の間、粒子の
寸法が安定であるように、第１図の構造体を、窒
素（N2）の如き不活性雰囲気中に於て1000℃で
アニールする。
て処理される。第１多結晶シリコン層１４が部分
的に再結晶化して、後の熱処理工程の間、粒子の
寸法が安定であるように、第１図の構造体を、窒
素（N2）の如き不活性雰囲気中に於て1000℃で
アニールする。
15nｍのシリコンを豊富に含む窒化物（SRN）
層１６及び10nｍのSiO2層１８を付着するため
に、PECVD技術が用いられらる。
層１６及び10nｍのSiO2層１８を付着するため
に、PECVD技術が用いられらる。
PECVD反応炉に於て、SRN層１６を付着する
ための好ましい条件を次に示す。
ための好ましい条件を次に示す。
アルゴン中に於ける1.5％のSiH4と0.4c.c.／分の
O2との混合物を用いて、375μｍHgの圧力を得
る。それから、チエンバを、N2を用いて、1800μ
ｍHgの圧力にする。基板を350℃に抵抗加熱し、
高周波エネルギを125ワツトに保つ。付着時間は、
225Åの付着厚及び1.85の屈折率を得るために、
40秒程度である。
O2との混合物を用いて、375μｍHgの圧力を得
る。それから、チエンバを、N2を用いて、1800μ
ｍHgの圧力にする。基板を350℃に抵抗加熱し、
高周波エネルギを125ワツトに保つ。付着時間は、
225Åの付着厚及び1.85の屈折率を得るために、
40秒程度である。
SiO2層１８を付着するための好ましい条件を
次に示す。
次に示す。
アルゴン中に於ける1.5％のSiH4と3.0c.c.／分の
O2との混合物を用いて、100μｍHgの圧力を得
る。それから、チエンバを、N2を用いて、1600μ
ｍHgの圧力にする。基板を350℃に抵抗加熱し、
高周波エネルギを125ワツトに保つ。付着時間は、
100Åの付着厚及び1.47の屈折率を得るために、
80秒程度である。
O2との混合物を用いて、100μｍHgの圧力を得
る。それから、チエンバを、N2を用いて、1600μ
ｍHgの圧力にする。基板を350℃に抵抗加熱し、
高周波エネルギを125ワツトに保つ。付着時間は、
100Åの付着厚及び1.47の屈折率を得るために、
80秒程度である。
次に、第２図の構造体即ちウエハにフオトレジ
スト層２６のパターンを設ける（第３図）。それ
から、露出しているウエハを、CF4とO2との混合
物であるDE−100（サイアンテイフイツク・ガ
ス・プロダクツ社の商品名）を用いて、プラズ
マ・エツチングする。その混合物は、付着された
SiO2層１８及び付着されたSRN層１６を毎分70n
ｍでエツチングする。下の多結晶シリコン層１４
は、SRN領域１６′と一致して画成されるよう
に、DE−100中で、毎分80nｍの速度でエツチン
グされる。熱酸化物領域６′は、毎分1nｍの速度
でエツチングされ、多結晶シリコン領域１４′を
画成するためのエツチング阻止層として働く。
スト層２６のパターンを設ける（第３図）。それ
から、露出しているウエハを、CF4とO2との混合
物であるDE−100（サイアンテイフイツク・ガ
ス・プロダクツ社の商品名）を用いて、プラズ
マ・エツチングする。その混合物は、付着された
SiO2層１８及び付着されたSRN層１６を毎分70n
ｍでエツチングする。下の多結晶シリコン層１４
は、SRN領域１６′と一致して画成されるよう
に、DE−100中で、毎分80nｍの速度でエツチン
グされる。熱酸化物領域６′は、毎分1nｍの速度
でエツチングされ、多結晶シリコン領域１４′を
画成するためのエツチング阻止層として働く。
露出している酸化物領域６′を、緩衝された
HFを用いて、シリコン表面迄、エツチング・バ
ツクし、フオトレジスト層２６を剥離させ、ウエ
ハを800℃の蒸気及び酸素の雰囲気中で熱酸化す
る（第４図）。ゲート酸化物領域６′が略45nｍ迄
再成長され、その間、フイールド酸化物領域４は
極めて少ししか成長せず、多結晶シリコン領域１
４′の側壁はより速い速度で、約200nｍ迄酸化す
る。SiO2層１８′は稠密化する。SRN領域１６′
の上部及び側壁は僅かに酸化して、周囲の酸化物
にオキシ窒化物の遷移層を形成するが、約2.5nｍ
の厚さよりも更に酸化しないように自己制限す
る。
HFを用いて、シリコン表面迄、エツチング・バ
ツクし、フオトレジスト層２６を剥離させ、ウエ
ハを800℃の蒸気及び酸素の雰囲気中で熱酸化す
る（第４図）。ゲート酸化物領域６′が略45nｍ迄
再成長され、その間、フイールド酸化物領域４は
極めて少ししか成長せず、多結晶シリコン領域１
４′の側壁はより速い速度で、約200nｍ迄酸化す
る。SiO2層１８′は稠密化する。SRN領域１６′
の上部及び側壁は僅かに酸化して、周囲の酸化物
にオキシ窒化物の遷移層を形成するが、約2.5nｍ
の厚さよりも更に酸化しないように自己制限す
る。
それから、低圧CVD（LPCVD）技術を用い、
前述の米国特許第4458407号明細書に記載されて
いる条件で、15nｍのSRO層２８を付着させる。
前述の米国特許第4458407号明細書に記載されて
いる条件で、15nｍのSRO層２８を付着させる。
次に、周知のLPCVD技術を用いて、その場で
ドープされた第２多結晶シリコン層３０を付着
し、第２の相互接続体及びゲート電極の層を形成
する。
ドープされた第２多結晶シリコン層３０を付着
し、第２の相互接続体及びゲート電極の層を形成
する。
フオトレジスト・パターンを設け、RFプラズ
マ中に於てDE−100を用いてエツチングして、プ
ログラム／消去電極３２及び多結晶シリコン・ゲ
ート電極３４を形成する（第５図及び第６図）。
SRO層２８のエツチング速度は、第２多結晶シ
リコン層３０（80nｍ／分）よりもずつと遅く
（1nｍ／分）、プラズマ・エツチングに於てエツ
チング阻止層として働く。
マ中に於てDE−100を用いてエツチングして、プ
ログラム／消去電極３２及び多結晶シリコン・ゲ
ート電極３４を形成する（第５図及び第６図）。
SRO層２８のエツチング速度は、第２多結晶シ
リコン層３０（80nｍ／分）よりもずつと遅く
（1nｍ／分）、プラズマ・エツチングに於てエツ
チング阻止層として働く。
フオトレジスト層を除去した後、ソース及びド
レイン拡散領域３６及び３８（第６図）並びにカ
ツプリング電極４０を、厚いフイールド酸化物領
域４及び多結晶シリコン領域１４′及び３４をマ
スクとして用いて、砒素をイオン注入することに
より形成する。
レイン拡散領域３６及び３８（第６図）並びにカ
ツプリング電極４０を、厚いフイールド酸化物領
域４及び多結晶シリコン領域１４′及び３４をマ
スクとして用いて、砒素をイオン注入することに
より形成する。
ソース及びドレイン拡散領域を、それらの最終
的な接合の深さが500nｍになる迄、蒸気及び／
若しくは酸素中に於て1000℃でドライブさせ、そ
れとともに、拡散領域の上には200nｍのSiO2そ
して多結晶シリコン領域の表面及び側壁の上には
300nｍのSiO2が成長される。多結晶シリコン層
３０で被覆されていない部分のSRO層２８は
SiO2に変化する。SiO2に変化しなかつたSRO層
が領域２８′として示されている（第６図）。
的な接合の深さが500nｍになる迄、蒸気及び／
若しくは酸素中に於て1000℃でドライブさせ、そ
れとともに、拡散領域の上には200nｍのSiO2そ
して多結晶シリコン領域の表面及び側壁の上には
300nｍのSiO2が成長される。多結晶シリコン層
３０で被覆されていない部分のSRO層２８は
SiO2に変化する。SiO2に変化しなかつたSRO層
が領域２８′として示されている（第６図）。
それから、拡散領域及び多結晶シリコン・ゲー
ト電極に電気接点を形成するために、酸化物中に
窓（図示せず）をエツチングする。金属パターン
（図示せず）を適切に画成して、構造体を完成さ
せる。第７図は、上記処理工程により形成された
フローテイング・ゲート構造体を示す上面図であ
る。第７図に於て、フローテイング・ゲート・チ
ヤネル領域３３、ワード線４６、ビツト線プログ
ラム・ノード４２、及びビツト線読取ノード４４
も示されている。
ト電極に電気接点を形成するために、酸化物中に
窓（図示せず）をエツチングする。金属パターン
（図示せず）を適切に画成して、構造体を完成さ
せる。第７図は、上記処理工程により形成された
フローテイング・ゲート構造体を示す上面図であ
る。第７図に於て、フローテイング・ゲート・チ
ヤネル領域３３、ワード線４６、ビツト線プログ
ラム・ノード４２、及びビツト線読取ノード４４
も示されている。
第８図乃至第１２図は、本発明のもう１つの実
施例を示している。この実施例に於て、前述の実
施例の構造体と同様な構造体は共通の番号で示さ
れている。薄い酸化物領域６及び６′並びに厚い
酸化物領域４で被覆された領域を有するシリコン
基板２上に第１多結晶シリコン層１４を付着した
後、DEISの第１層５を第８図に示す如く付着す
る。
施例を示している。この実施例に於て、前述の実
施例の構造体と同様な構造体は共通の番号で示さ
れている。薄い酸化物領域６及び６′並びに厚い
酸化物領域４で被覆された領域を有するシリコン
基板２上に第１多結晶シリコン層１４を付着した
後、DEISの第１層５を第８図に示す如く付着す
る。
そのDEISの第１層は、PECVD装置に於て、
次に示す条件を用いて、付着される。
次に示す条件を用いて、付着される。
アルゴン中に於ける1.5％のSiH4と0.4c.c.／分の
O2との混合物を用いて、375μｍHgの圧力を得
る。これから、チエンバを、N2を用いて、1800μ
ｍHgの圧力にする。基板を350℃に抵抗加熱し、
高周波エネルギを125ワツトに保つ。付着時間は、
450Åの付着厚及び1.85の屈折率を得るために、
60秒程度である。
O2との混合物を用いて、375μｍHgの圧力を得
る。これから、チエンバを、N2を用いて、1800μ
ｍHgの圧力にする。基板を350℃に抵抗加熱し、
高周波エネルギを125ワツトに保つ。付着時間は、
450Åの付着厚及び1.85の屈折率を得るために、
60秒程度である。
その材料の組成は、その層が低い電界で導通す
るようにする、不飽和シリコン結合を有する、不
明の比率のシリコン、酸素及び窒素を有してい
る、オキシ窒化シリコン（シリコンを豊富に含む
窒化物−SRN）である。
るようにする、不飽和シリコン結合を有する、不
明の比率のシリコン、酸素及び窒素を有してい
る、オキシ窒化シリコン（シリコンを豊富に含む
窒化物−SRN）である。
DEISの第１層を、フオトレジストでマスクし、
NH4F中に20：１の比率で緩衝させた弗化水素酸
を用いてエツチングして、SRN領域５′を形成す
る。
NH4F中に20：１の比率で緩衝させた弗化水素酸
を用いてエツチングして、SRN領域５′を形成す
る。
次のマスクを用いて、不揮発性メモリ・セルに
於けるフローテイング・ゲートとして働く第１多
結晶シリコン・ゲート電極３（第１０図）を画成
し、薄い酸化物領域６′をシリコン基板に達する
迄エツチング・バツグした後、その領域にゲート
酸化物を、高温の蒸気及び酸素の雰囲気中で再成
長させる。この工程は、同時に、第１多結晶シリ
コン領域３の露出した表面に絶縁酸化物領域７を
成長させ、DEISに於けるSRN領域５′の露出し
た表面を酸化させる。本発明のDEISに於けるそ
の下層は、上記酸化雰囲気中に於て最小限の時間
が経過すると、酸化される領域の厚さを自己制限
するように酸化する。
於けるフローテイング・ゲートとして働く第１多
結晶シリコン・ゲート電極３（第１０図）を画成
し、薄い酸化物領域６′をシリコン基板に達する
迄エツチング・バツグした後、その領域にゲート
酸化物を、高温の蒸気及び酸素の雰囲気中で再成
長させる。この工程は、同時に、第１多結晶シリ
コン領域３の露出した表面に絶縁酸化物領域７を
成長させ、DEISに於けるSRN領域５′の露出し
た表面を酸化させる。本発明のDEISに於けるそ
の下層は、上記酸化雰囲気中に於て最小限の時間
が経過すると、酸化される領域の厚さを自己制限
するように酸化する。
例えば、シリコン基板上に450Åの厚さを成長
させるために必要な時間及び温度が、DEIS上に
自己制限して酸化された層を得るために適当な時
間及び温度である。このオキシ窒化シリコンの導
通障壁９（第１０図）の厚さは、そのDEIS層の
付着中の加えられたO2の量により決定され、酸
化雰囲気に対して長時間さらしても、そのDEIS
層の厚さ又は導通特性に目立つた影響を生じな
い。
させるために必要な時間及び温度が、DEIS上に
自己制限して酸化された層を得るために適当な時
間及び温度である。このオキシ窒化シリコンの導
通障壁９（第１０図）の厚さは、そのDEIS層の
付着中の加えられたO2の量により決定され、酸
化雰囲気に対して長時間さらしても、そのDEIS
層の厚さ又は導通特性に目立つた影響を生じな
い。
次の処理工程に於て、上部注入層１１（第１１
図）を付着させる。その付着は、O2の流量を0.7
c.c.／分に増加させること以外は、前述の付着の場
合と同一の条件を用いて、PECVD装置に於て行
われる。上部注入層に於てO2を増加させる目的
は、後の最終的酸化工程中に第２多結晶シリコン
領域により被覆されていない領域に於て容易に酸
化可能になるようにするためである。
図）を付着させる。その付着は、O2の流量を0.7
c.c.／分に増加させること以外は、前述の付着の場
合と同一の条件を用いて、PECVD装置に於て行
われる。上部注入層に於てO2を増加させる目的
は、後の最終的酸化工程中に第２多結晶シリコン
領域により被覆されていない領域に於て容易に酸
化可能になるようにするためである。
それから、第２多結晶シリコン層１７を、周知
のその場でドーピングを行うLPCVD技術を用い
て付着し、マスクし、パターン状にエツチングし
て（第１２図）、DEIS上の上部電極１３、FET
ゲート１５及びキヤパシタのための電極、並びに
集積回路素子のための相互接続体を形成する。
のその場でドーピングを行うLPCVD技術を用い
て付着し、マスクし、パターン状にエツチングし
て（第１２図）、DEIS上の上部電極１３、FET
ゲート１５及びキヤパシタのための電極、並びに
集積回路素子のための相互接続体を形成する。
上部注入層１１は、第２多結晶シリコン領域の
下には常に残されていることを注目されたい。こ
れは、２つの極めて有利な効果を有する。第１の
効果は、その層の誘電定数が増加することによ
り、第２多結晶シリコン層をダイナミツクRAM
セルの記憶ノードを形成するために用いたとき、
単位面積当りのキヤパシタンスが改善され、第２
多結晶シリコン・ゲートを形成されたFETの相
互コンダクタンスが改善されることである。第２
の効果は、上記注入層が、薄いゲート酸化物が形
成された場合に於て通常生じる、低電界に於てる
破壊及び短絡を除くという、極めて有利な効果で
ある。この第２の効果は、トンネル現像を生じる
薄い酸化物により相互に分離されている過剰なシ
リコン原子又は原子群が電荷を保持することがで
き、ゲート酸化物とシリコンとの構造体に於ける
欠陥から更に注入される電荷を遮断するためであ
る。
下には常に残されていることを注目されたい。こ
れは、２つの極めて有利な効果を有する。第１の
効果は、その層の誘電定数が増加することによ
り、第２多結晶シリコン層をダイナミツクRAM
セルの記憶ノードを形成するために用いたとき、
単位面積当りのキヤパシタンスが改善され、第２
多結晶シリコン・ゲートを形成されたFETの相
互コンダクタンスが改善されることである。第２
の効果は、上記注入層が、薄いゲート酸化物が形
成された場合に於て通常生じる、低電界に於てる
破壊及び短絡を除くという、極めて有利な効果で
ある。この第２の効果は、トンネル現像を生じる
薄い酸化物により相互に分離されている過剰なシ
リコン原子又は原子群が電荷を保持することがで
き、ゲート酸化物とシリコンとの構造体に於ける
欠陥から更に注入される電荷を遮断するためであ
る。
又は、上部注入層は、後の域化工程に於て、第
２多結晶シリコン領域により被覆されていない領
域に於て酸化されるので、構造体に窒素が含まれ
ていない従来技術の場合と同様に形成してもよ
い。
２多結晶シリコン領域により被覆されていない領
域に於て酸化されるので、構造体に窒素が含まれ
ていない従来技術の場合と同様に形成してもよ
い。
本発明は幾つかの利点を有している。PECVD
技術又はLPCVD技術を用いることによつて、構
造体に於ける制御範囲が改善される。又、セル寸
法が４：１の比率で改善される。更に、収率の平
均が、従来技術の場合の100乃至400％に改善され
る。
技術又はLPCVD技術を用いることによつて、構
造体に於ける制御範囲が改善される。又、セル寸
法が４：１の比率で改善される。更に、収率の平
均が、従来技術の場合の100乃至400％に改善され
る。
Ｆ 発明の効果
本発明によれば、半導体構造体に適した、改良
されたDEISが得られる。
されたDEISが得られる。
第１図乃至第６図は本発明の一実施例による新
規なEEPROMの形成を示す一連の断面図、第７
図は上記EEPROMの単一のセルを示す上面図、
第８図乃至第１２図は本発明のもう１つの実施例
を示す図である。 ２……シリコン基板、３……第１多結晶シリコ
ン領域（ゲート電極）、４……フイールド酸化物
領域（ROX）、５，５′，１６，１６′……シリコ
ンを豊富に含む窒化物（SRN）層又は領域（オ
キシ窒化シリコン層、下部注入層）、６，６′……
ゲート酸化物領域、７……絶縁酸化物領域、８…
…カツプリング拡散領域、９……オキシ窒化シリ
コンの導通障壁、１０，１２……硼素を注入され
た領域、１１，２８，２８′……シリコンを豊富
に含む酸化物（SRO）層又は領域（上部注入
層）、１３，１５，３４……第２多結晶シリコン
領域（ゲート電極）、１４，１４′……第１多結晶
シリコン層又は領域（ゲート電極）、１７，３０
……第２多結晶シリコン層、１８，１８′……
SiO2層又は領域、２６……フオトレジスト層、
３２……第２多結晶シリコン領域（プログラム／
消去電極）、３３……フローテイング・ゲート・
チヤネル領域、３６，３８……ソース／ドレイン
拡散領域、４０……カツプリング電極、４２……
ビツト線プログラム・ノード、４４……ビツト線
読取ノード、４６……ワード線。
規なEEPROMの形成を示す一連の断面図、第７
図は上記EEPROMの単一のセルを示す上面図、
第８図乃至第１２図は本発明のもう１つの実施例
を示す図である。 ２……シリコン基板、３……第１多結晶シリコ
ン領域（ゲート電極）、４……フイールド酸化物
領域（ROX）、５，５′，１６，１６′……シリコ
ンを豊富に含む窒化物（SRN）層又は領域（オ
キシ窒化シリコン層、下部注入層）、６，６′……
ゲート酸化物領域、７……絶縁酸化物領域、８…
…カツプリング拡散領域、９……オキシ窒化シリ
コンの導通障壁、１０，１２……硼素を注入され
た領域、１１，２８，２８′……シリコンを豊富
に含む酸化物（SRO）層又は領域（上部注入
層）、１３，１５，３４……第２多結晶シリコン
領域（ゲート電極）、１４，１４′……第１多結晶
シリコン層又は領域（ゲート電極）、１７，３０
……第２多結晶シリコン層、１８，１８′……
SiO2層又は領域、２６……フオトレジスト層、
３２……第２多結晶シリコン領域（プログラム／
消去電極）、３３……フローテイング・ゲート・
チヤネル領域、３６，３８……ソース／ドレイン
拡散領域、４０……カツプリング電極、４２……
ビツト線プログラム・ノード、４４……ビツト線
読取ノード、４６……ワード線。
Claims (1)
- １ シリコンを豊富に含む窒化物層と、二酸化シ
リコン層と、シリコンを豊富に含む酸化物層とよ
り成る複合体を有する、半導体構造体に適したジ
ユアル電子注入構造体。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/715,318 US4656729A (en) | 1985-03-25 | 1985-03-25 | Dual electron injection structure and process with self-limiting oxidation barrier |
| US715318 | 1985-03-25 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61220474A JPS61220474A (ja) | 1986-09-30 |
| JPS6364063B2 true JPS6364063B2 (ja) | 1988-12-09 |
Family
ID=24873551
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60283208A Granted JPS61220474A (ja) | 1985-03-25 | 1985-12-18 | ジユアル電子注入構造体 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4656729A (ja) |
| EP (1) | EP0195902B1 (ja) |
| JP (1) | JPS61220474A (ja) |
| CA (1) | CA1232365A (ja) |
| DE (1) | DE3671329D1 (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62183565A (ja) * | 1986-02-07 | 1987-08-11 | Fujitsu Ltd | 半導体不揮発性メモリおよびその製造方法 |
| JP2664685B2 (ja) * | 1987-07-31 | 1997-10-15 | 株式会社東芝 | 半導体装置の製造方法 |
| JP2650287B2 (ja) * | 1987-12-25 | 1997-09-03 | ソニー株式会社 | 半導体記憶装置の製造方法 |
| CA1276314C (en) * | 1988-03-24 | 1990-11-13 | Alexander Kalnitsky | Silicon ion implanted semiconductor device |
| US5164339A (en) * | 1988-09-30 | 1992-11-17 | Siemens-Bendix Automotive Electronics L.P. | Fabrication of oxynitride frontside microstructures |
| EP0464196B1 (en) * | 1990-01-22 | 2002-05-08 | Silicon Storage Technology, Inc. | Single transistor non-volatile electrically alterable semiconductor memory device with a re-crystallized floating gate |
| WO1993003500A1 (en) * | 1991-08-01 | 1993-02-18 | Sierra Semiconductor Corporation | Method of forming a resistive element in a semiconductor device and a sram cell made thereby |
| US5467305A (en) * | 1992-03-12 | 1995-11-14 | International Business Machines Corporation | Three-dimensional direct-write EEPROM arrays and fabrication methods |
| US5331189A (en) * | 1992-06-19 | 1994-07-19 | International Business Machines Corporation | Asymmetric multilayered dielectric material and a flash EEPROM using the same |
| JP3045946B2 (ja) * | 1994-05-09 | 2000-05-29 | インターナショナル・ビジネス・マシーンズ・コーポレイション | 半導体デバイスの製造方法 |
| JP2630257B2 (ja) * | 1994-06-03 | 1997-07-16 | 日本電気株式会社 | 半導体装置の製造方法 |
| US5622596A (en) * | 1995-05-08 | 1997-04-22 | International Business Machines Corporation | High density selective SiO2 :Si3 N4 etching using a stoichiometrically altered nitride etch stop |
| US6066525A (en) * | 1998-04-07 | 2000-05-23 | Lsi Logic Corporation | Method of forming DRAM capacitor by forming separate dielectric layers in a CMOS process |
| KR101100428B1 (ko) * | 2005-09-23 | 2011-12-30 | 삼성전자주식회사 | ＳＲＯ(Ｓｉｌｉｃｏｎ Ｒｉｃｈ Ｏｘｉｄｅ) 및 이를적용한 반도체 소자의 제조방법 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3067881D1 (en) * | 1980-02-25 | 1984-06-20 | Ibm | Dual electron injector structures |
| US4472726A (en) * | 1981-05-06 | 1984-09-18 | The United States Of America As Represented By The Secretary Of The Air Force | Two carrier dual injector apparatus |
| DE3279138D1 (en) * | 1981-12-14 | 1988-11-24 | Ibm | Dual electron injector structure and semiconductor memory device including a dual electron injector structure |
| US4535349A (en) * | 1981-12-31 | 1985-08-13 | International Business Machines Corporation | Non-volatile memory cell using a crystalline storage element with capacitively coupled sensing |
| US4471471A (en) * | 1981-12-31 | 1984-09-11 | International Business Machines Corporation | Non-volatile RAM device |
| US4486859A (en) * | 1982-02-19 | 1984-12-04 | International Business Machines Corporation | Electrically alterable read-only storage cell and method of operating same |
| CA1204862A (en) * | 1982-09-30 | 1986-05-20 | Ning Hsieh | Programmable read only memory |
| US4458407A (en) * | 1983-04-01 | 1984-07-10 | International Business Machines Corporation | Process for fabricating semi-conductive oxide between two poly silicon gate electrodes |
-
1985
- 1985-03-25 US US06/715,318 patent/US4656729A/en not_active Expired - Lifetime
- 1985-10-17 CA CA000493207A patent/CA1232365A/en not_active Expired
- 1985-12-18 JP JP60283208A patent/JPS61220474A/ja active Granted
-
1986
- 1986-02-05 DE DE8686101468T patent/DE3671329D1/de not_active Expired - Lifetime
- 1986-02-05 EP EP86101468A patent/EP0195902B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US4656729A (en) | 1987-04-14 |
| JPS61220474A (ja) | 1986-09-30 |
| CA1232365A (en) | 1988-02-02 |
| DE3671329D1 (de) | 1990-06-21 |
| EP0195902A2 (en) | 1986-10-01 |
| EP0195902B1 (en) | 1990-05-16 |
| EP0195902A3 (en) | 1988-08-31 |
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