JPS6410107B2 - - Google Patents

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JPS6410107B2
JPS6410107B2 JP54097659A JP9765979A JPS6410107B2 JP S6410107 B2 JPS6410107 B2 JP S6410107B2 JP 54097659 A JP54097659 A JP 54097659A JP 9765979 A JP9765979 A JP 9765979A JP S6410107 B2 JPS6410107 B2 JP S6410107B2
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film
oxide film
silicon
gate
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Description

【発明の詳細な説明】 本発明は、半導体装置の製造方法に関し、特に
電界効果トランジスタのサイズを小さくし得る半
導体装置の製造方法に関する。
従来、半導体装置の中で、集積回路ICの構成
素子を、微小化するために多大な努力が払われて
きた。構成素子として能動的な働きをするものと
してバイポーラトランジスタとMOSトランジス
タがあるが、後者の方が、微小化に対して一般に
有利と考えられ、特にメモリーの分野でMOS−
ICの高密度化が非常な勢いで実現されている。
MOSトランジスタの標準的な構造は第１図に示
される様に、寸法的に考え、微小化の制限要因と
なつている領域がいくつかある。１はシリコン基
体で、Ｎチヤネルトランジスタの場合は、Ｐ型を
用いる。２はフイールド酸化膜、３はゲート酸化
膜、４は多結晶シリコンゲート、５と６はそれぞ
れ、ソース・ドレインのN+拡散層、７はPSG膜、
８と９はソース・ドレインの電極１０，１１と、
拡散層５，６の接触穴（コンタクトホール）であ
る。第１図から明らかな様に、MOSトランジス
タの占める面積は、結局ゲート領域４とソース・
ドレイン領域５，６である。ここで、ゲート領域
は、トランジスタの特性を決めるために設計上の
必要等から、寸法が決まるが、拡散層５，６は、
特性を支配するものではないことは明らかで、そ
の大きさはむしろコンタクトホール８，９の位置
合せ精度からくる制限により決まる。
本発明は、従来のMOSトランジスタの寸法制
限のない新しい製造方法を提供するものである。
本発明の重要な点は、シリコン基板を直接的に反
応せしめて生成したシリコン熱窒化膜をゲート絶
縁膜に用いる所であり、該シリコン熱窒化膜の不
純物拡散マスク効果、酸化マスク効果を利用する
ことにより、実質的に、コンタクトホールとソー
ス・ドレイン領域をセルフアライン（自動位置合
せ）することを可能にしたものである。
次に、本発明の具体的な実施例について説明す
る。
第２図は、本発明の一実施例である。１は、Ｐ
型シリコン基体で、Ｎチヤネルトランジスタを例
に上げている。２はフイールド酸化膜で約8000Å
であり、フイールド酸化膜２の付着していない領
域において、純化したNH3ガス中で1200℃、１
時間の熱処理により、約50ÅのSi熱窒化膜１２を
付着する。シリコン窒化膜１２の付着方法は、他
にN2，N2H4等窒素を含む雰囲気であれば良い
し、プラズマを用いることによつて、加速及び低
温化あるいは、厚膜化を達成することもできる。
次に必要ならばトランジスタのしきい値電圧VTH
を決めるためのB+イオン１３を例えば30KeVに
て１×1011〜１×1014の濃度〔cm-2〕に打ち込む。
（第２図Ａ）この注入はSi熱窒化の前に行う事も
可能である。
１４は、チヤネルドープ層である。
次に、多結晶Siを約5000Å付着し、ゲート電極
構造１５にパターニングする。次に、P+あるい
はAs+１６を150KeVにて、２×1015cm-2に打ち
込み、電極１５へのドーピング及び、ソース・ド
レイン領域１７，１８のドーピングを行う。（第
２図Ｂ） 次に、1000℃ウエツト酸素中にて加熱し、ゲー
ト１５の表面及びエツジにSiO2膜１９を約4000
Åを生成する。（第２図Ｃ）この時注入したP+又
はAs+は活性化されてドナーとして働く様にな
り、ソース・ドレイン領域１７，１８ができる。
この工程にて、Si熱窒化膜１２が露出している面
も、徐々に酸化されるが、高々100Å程度であり、
酸化膜１９とは、２桁以上の膜厚の差がある。ま
た、ゲート１５へドープした、ドナーとなるＰ又
はAsの原子は、シリコン窒化膜１２によつて、
拡散がさえぎられているため、基板１へ侵入する
ことは全くない。
次に、ソース・ドレイン１７，１８の窒化酸化
膜１２をりん酸及び弗酸で除去し、基板１の露出
面２０，２１を出す。（第２図Ｄ）窒化膜１２の
除去後もゲート１５上には3000Å以上のSiO2が
残つている事が本発明の重要な点である。次に、
通常のアルミニウムの蒸着、パターニングを施し
てて２２，２３に示されるソース・ドレイン電極
を形成することにより、トランジスタが製造完了
する。（第２図Ｅ） 本実施例で明らかな様に、本発明は、ソース・
ドレインのコンタクトホールと、N+拡散層を自
動位置決めできる特徴があり、コンタクトホール
のエツチングは該Si熱窒化膜がいわゆるオキシナ
イトライド化しているため容易である。さらにゲ
ート領域は、Si熱窒化膜があり、不純物拡散マス
クとして有効に働く上、絶縁膜中にキヤリアトラ
ツプ領域を形成しない特徴を併せて持つている。
以上より従来の短チヤネル化したMOSトラン
ジスタに比べて約40％の面積の縮小が可能であ
り、又ドレイン領域を従来より、小さく形成でき
るため、ドレイン接合容量を低減でき、高速化が
可能となる。従つて本発明は大容量高密度メモリ
ーや高集積ロジツク素子として実用的価値が大き
い。
又、本発明の実施例に於ては、ソース・ドレイ
ン領域の形成は、P+又はAs+のイオン注入に依つ
たがこれに限るものでなく、通常のガス拡散によ
つても可能である。その場合は、ソース・ドレイ
ン領域上のシリコン窒化膜１２をエツチした後、
行う事ができる。
又、多結晶シリコンゲートへのドーピングも、
多結晶シリコンを付着する時に行つてもよく、後
の工程で、ソース・ドレイン領域の形成とは独立
して行つてもよいことは明らかで、任意に選択で
きる。更に、シリコンゲートの抵抗減少のため、
MOSi2，Pt2Siなどのシリサイドを用いて実施す
ることも可能である。
他の実施例を第３図に示す。第３図は、ダイナ
ミツクメモリーの製造工程に、本発明を実施した
例である。第３図Ａにて１はＰ型シリコン基体、
２は、フイールド酸化膜、１２は、第２図と同様
にして生成したシリコン基体のの熱窒化膜であ
る。２４は3000Åの多結晶シリコンを付着してパ
ターニングして形成した、電荷を蓄積する容量用
ゲートである。（第３図Ｂ）次に、1000℃ウエツ
ト酸素中で加熱処理して、容量用ゲート２４の酸
化により、2000Åの酸化膜２５を形成する。（第
３図Ｃ）この時、露出しているシリコン窒化膜１
２の１部は、酸化され、やや膜厚が増加するが、
生成する窒化酸化膜２６と酸化膜２５とには２桁
以上の膜厚比がある。窒化酸化膜２６はそのま
ま、トランジスタのゲート絶縁膜として使用でき
るが、ここでは、新にゲート酸化膜を付着する例
を説明する。膜２６をエツチオフした後、1000℃
乾繰酸素中で加熱し、700Åの酸化膜２７を形成
する。（第３図Ｄ）次に、トランジスタのゲート
となる多結晶シリコン２８を付着して、パターン
ニングする。（第３図Ｅ）この時、両ゲート２４，
２８の絶縁は2000Å以上の厚い酸化膜２５で行わ
れているため実質的に短絡することはない。
このことは、従来の酸化膜をシリコン窒化膜の
代りに用いた工程と大きく異る所であり、本発明
の実施により、高い製造歩留りを得ることができ
る。次に、P+のイオン注入等により、ビツト線
のN+拡散層２９を形成して、工程を完了する。
（第３図Ｆ）本発明では、容量は、シリコン窒化
膜１２を絶縁膜として用いる容量ゲート２４と基
板間の容量素子により形成されており、絶縁膜が
シリコン熱窒化膜であることから同じ膜厚でも
SiO2より50％大きい容量を形成でき、メモリー
セルとして有利である。
以上の本発明の実施例においては、シリコン基
体を直接窒素を含む雰囲気で反応せしめて形成し
たシリコン窒化膜を用いているが、該シリコン窒
化膜は、酸素の不純物を含んでいても実質的に、
酸化マスク効果、不純物拡散マスク効果を有して
いるものであれば良く、いわゆるシリコンオキシ
ナイトライドを用いることができる。
【図面の簡単な説明】
第１図は従来のMOSトランジスタの断面図、
第２図は本発明の一実施例であつてMISトランジ
スタの製造過程を示す基板の断面図、第３図は、
本発明の他の実施例であつて、ダイナミツクメモ
リーの製造過程を示す断面図である。 図中、１はシリコン基板、２はフイールド酸化
膜、１２は熱窒化で生成したシリコン窒化膜、１
５はシリコンゲート、１７はソース、１８はドレ
イン、１９は酸化膜、２０と２１は酸化膜１９，
２をマスクとして露出したシリコン面、２２と２
３はソース、ドレインの電極、２４は容量用ゲー
ト、２６は窒化膜１２の酸化膜、２７は再酸化
膜、２８はトランジスタのゲート、２９はビツト
線拡散層を示す。

Claims (1)

  1. 【特許請求の範囲】 １ 半導体基板表面に選択的に酸化膜を形成し、
    該酸化膜で囲まれ、表出した該半導体基板の表面
    層を、窒素を含む雰囲気中で直接反応せしめて熱
    窒化膜に変換し、 該熱窒化膜上の所望の領域にシリコン又はシリ
    サイドよりなる被覆層を選択的に形成し、 次いで、酸化処理を施こすことにより該被覆層
    の表面を酸化して酸化膜を選択的に形成すると共
    に表出している熱窒化膜をオキシナイトライド化
    し、 次いで、該オキシナイトライド化された熱窒化
    膜を除去する工程が含まれてなることを特徴とす
    る半導体装置の製造方法。
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