JPS6364143A - メモリアクセス制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はメモリアクセス制御回路に係り、特に高速なメ
モリアクセスに好適な制御回路に関する。

〔従来の技術〕

従来の装置においてはメモリを複数のバンクに分割し、
連続したアドレス空間として構成していた。（たとえば
、日経エレクトロニクスブック「汎用大型コンピュータ
Ｊ　ｐｐ２５１〜２６３（１９８２年５月）参照）メモ
リアクセス方法として高速のアクセスを可能にする為ア
クセス要求元がリクエストを送出するとメモリ制御回路
からリクエストの受付信号を受取る前に次のリクエスト
を送出する方法も提案されている。この時遅れて、届く
はずの受付信号が受信されないと再試行（リドウ）とな
り、受付けられなかったリクエストから後のリクエスト
は再びメモリに対しアクセスし直された。

〔発明が解決しようとする問題点〕

上記従来技術はメモリは複数のバンクに分れて構成され
複数のメモリアクセス要求元が存在し、同時に複数のメ
モリアクセス要求が発生し得る場合については配慮がさ
れておらず、この場合に適用すると同時に発生したメモ
リアクセス要求が、同一バンクをアクセスし得る為に新
たにバンクコンフリクトを発生するという問題があった
。バンクコンフリクトが発生することの問題点はメモリ
へアクセスできないアクセス要求が存在する為に。

これをできるだけ早く再試行しアクセスを完了させない
と処理が遅れてしまい性能が低下することである。

本発明の目的はバンクコンフリクトが発生した場合、そ
のメモリアクセスの要求元で、早いタイミングでその発
生を検出し、再試行を行うことにある。

〔問題点を解決するための手段〕

上記目的は、複数のメモリアクセス要求元が相互にメモ
リアクセスの種類やバンク情報等を交換する交換手段と
交換された上記情報とメモリアクセス要求元の情報によ
りバンクコンフリクトの発生を検出する手段と、その結
果に基づき再試行する手段を設けることにより達成され
る。

〔作用〕

上記交換手段により通知されたメモリアクセスとメモリ
アクセス要求元の情報によりバンクコンフリクトの発生
を検出し、その結果に基づき再試行することになるので
実際にメモリをアクセスしてバンクコンフリクトが発生
したか否か判明するのを持ち再試行する方式に比べ、再
試行を開始するタイミングが早くなる。

〔実施例〕

以下、本発明の一実施例を第１図により説明する。第１
図はプロセッサと主記憶を示している。

主記憶はパンクＡメモリ１０とバンクＢメモリ２０より
構成されており、アドレスが偶数が奇数かに従い、それ
ぞれバンクＢメモリ２０．バンクＡメモリ１０が選ばれ
る。

プロセッサは主記憶の制御をするメモリ制御回路（ＳＣ
ｔＪ）２００と命令のデコード、オペランドアドレスの
計算及びオペランドフェッチの起動等を行なう命令解読
回路（ＩＢ）１００と命令に定められた演算を行なう演
算回路３０と次に実行される命令のアドレスを管理し命
令フェッチの起動等を行なう命令アドレス管理回路ＣＩ
　Ａ）３００の４つの回路に大別される。

演算回路３ｏはメモリ制御回路２００からオペランドデ
ータバス２１２によりオペランドデータを受取り命令解
読回路１００の指示する演算を行なう、演算結果をメモ
リヘスドアする場合はストアデータバス３２にストアデ
ータを送出し、ストア要求３４を発行する。

命令解読回路（ＩＢ）１００は命令データバス１１６か
ら送られて来た命令を解読し、オペランドフェッチ要求
がある場合にはオペランドアドレスを計算し、アドレス
をＯ系アドレスバス１１０に送出し０系アクセス要求１
１２を発行する。０系アクセス要求ではこの他に分岐先
命令フェッチも行なわれる。

命令アドレス管理回路（ＩＡ）３００では次命令のアド
レスを管理しており、１系アドレスバス３１０と１系ア
クセス要求１１２により次命令のフェッチ要求を送出す
る。１系アクセス要求では、演算回路３０から送られて
来るストア要求に対するオペランドストアも行なわれる
。

メモリ制御回路（ＳＣＵ）２００はＯ系、１系のアクセ
ス要求を受け、これらをそのアドレス、こ従いパンクＡ
メモリ１０．バンクＢメモリ２０にアクセスさせる。ア
クセスが成功した場合Ｏ系。

１系アクセス要求１１２，３１２に対応する０系。

１系アクセス受付信号１１４．３１４をそれぞれｌＢ１
００．ｌＡ３００に対して送出する。又フェッチがオペ
ランドフェッチか命令フェッチかに従い、オペランドデ
ータバス２１２．命令データバス１１６にそれぞれ転送
終了信号２１０，１１３とともにオペランド又は命令を
送出する。

アクセスが成功しなかった場合、アクセス受付信号は発
行されない、これによりｌＢ１００゜ｌＡ３００はアク
セス要求が受付られなかったことを検出しアクセス要求
の再送を行なう、この動作をリドウを言う。

アクセスが成功しない場合の一つとしてＯ同時に発生し
た系、１系のアクセスが同一バンク（例えばバンクＡメ
モリ１０）へ対し行なわれる場合がある、この場合２つ
の要求をともに完了することはできない、これをバンク
コンフリクトと言う。

バンクコンフリクトが発生した場合５ＣＵ２００は予め
決められた優先順位に従って、連光順位の高いアクセス
を受付け、他は受付ない（ここでは０系アクセス優先と
する）、従って１系アクセスはリドウになる。

０系アドレス１１０．０系アクセス要求１１２゜０系ア
クセス受付１１４はｌＡ３００へ、１系アドレス３１０
．１系アクセス要求３１２．１系アクセス受付３１４は
ｌＢ１００へ送られている。

これによりｌＢ１００．ｌＡ３００は互いのアクセスが
行なわれたか否か、行なわれた場合どちらのメモリバン
クに対してかを知ることができる。

これらの情報によ１ＪＩＢ１００．ｌＡ３００は５ＣＵ
２００において自アクセス要求がリドウと判定されるこ
とを予め検知することができ、これにより５ＣＵ２００
からのアクセス受付信号が発行されないことを確かめる
のを待たすリドウを行うことができる。

この動作を次に第２図により時間的に説明する。

第２図（ａ）はＳＣＵで行なわれたリドウの判定を待っ
てリドウを行なう場合を、第２図（ｂ）はＳＣＵで行な
われたリドウ判定を待たずＩＡでリドウの判定を行ない
リドウを行う場合を示す。

ここで先に大別して挙げたプロセッサの４つの回路部分
を信号が伝送され判定するのにＩＭＯ必要であると仮定
する。

まず第２図（ａ）の場合では、１系アクセス要求３１２
が順に１，２，３．・・・・・・とｌＡ３００より送出
されると５ＣＵ２００は１系アクセス要求３１２が受付
可の場合１系アクセス受付信号３１４を発行する。この
例ではＴａで発行された“３”で示される１系アクセス
要求信号３１２が５ＣＵ２００で受付不可と判定され、
１系アクセス受付信号３１４はＴ４からは発行されない
（“（３）”で示される）。

これを受けｌＡ２００はＴａから“３″で示される１系
アクセス要求信号３１２を発行しリドウ動作を行なう、
この間２サイクル空きが生じる。

次に第２図（ｂ）を説明する。ここで０系アクセス要求
信号１１２等と１系アクセス要求信号３１２等はそれぞ
れｌＡ３００とｌＢ１００（７）間で交換されている０
図中のｉｔＡ”　　ｕＢ”はそれぞれバンクＡメモリ１
０．バンクＢメモリ２０へのアクセス要求を示す、Ｔａ
で発行されたアクセスはバンクコンフリクトを生こし、
どちらもバンクＢメモリ２０へのアクセス要求が発行さ
れている。ｌＡ３００中ではＯ系アクセス要求１１２等
の情報は検知されるのでｌＡ３００では予め定められた
優先順位に従ってこの“３″の要求が５ＣＵ２００でリ
ドウと判定されるのを予見することができる。従ってｌ
Ａ３００は、１系アクセス要求信号３１２にＴ４から“
３”の要求をリドウで発行することができる。この間空
きサイクルは１サイクルしか生じず第２図（ａ）の例に
対し１サイクル改善されている。

これによりコンフリクトからの回復動作が早く行なえる
ので本発見によれば等価的にメモリのスルーブツトが増
すという効果がある。

次に第３図に上記の機能を果すｌＡ３００の構成、動作
について示す、ラッチ３２０，３３０は過去３サイクｊ
ＬｚにｌＢ１００．ｌＡ３００（７）発行したアクセス
要求の種類とメモリバンクを示しており、０系アドレス
１１０．０系アクセス要求１１２、Ｏ系アドレス受付１
１４や、１系アクセス要求３１２．１系アドレス３１０
により更新される。この情報を信号線３２２，３３２に
より受取ったリドウ判定回路３４０はバンクコンフリク
トを検出しＩＡ判定のリドウを行うか否かを決定し、信
号３４２に送出する。

メモリアクセス要求決定回路３５０は、ｌＡ３００が本
来発行すべき要求を蓄えたラッチ３６０からの信号３６
２と１系アクセス受付信号３１４と信号３４２を受け、
次の１系アクセス要求３１２を決定する。さらに送出す
べきアドレスを選択するセレクタ３７２，３９２を制御
する信号３１４を送出する。

第４図に５ＣＵ２００の構成を示す。

バンクコンフリクト判定回路２２０はＯ系アドレス１ｉ
０．Ｏ系アクセス要求１１２．１系アドレス３１０．１
系アクセス要求３１２を受け、バンクコンフリクトの発
生を検出する。検出された場合、予め決められた優先順
位に従い（ここでは０系優先）０系アクセス受付１１４
を送出し、１系アクセス受付３１４は送出しない。

同時に送出されたアクセス要求がバンクコンフリクトを
発生しない場合、それぞれの要求はセレクタ２３０，２
３２によりアドレス１２．２２に送出され、メモリアク
セスが行なわれる。

〔発明の効果〕

本発明によればメモリアクセス要求元から発行された要
求信号を複数の要求元で相互交換し、バンクコンフリク
トが発生した場合各要求元があらかじめ定められた優先
順位に従い、要求が完了された否かをメモリ制御回路に
よる判定を待たずに判定できるので、バンクコンフリク
トが発生した場合に要求を再発行するタイミングが早く
できる。

これによりコンフリクトからの復旧が早く行なえるので
等価的にメモリのスループットが増すという効果がある
。

【図面の簡単な説明】 第１図は本発明の一実施例の全体構成図、第２図は本発
明の一実施例によるメモリアクセスを示すタイムチャー
ト、第３図は第１図の命令アドレス管理回路３００の内
部構成図、第４図は第１図のメモリ制御回路２００の内
部構成図である。 １０・・・メモリバンクＡ、２０・・・メモリバンクＢ
、２００・・・メモリ制御回路、３００・・・アドレス
管理回路、１００・・・命令解読回路、３４０・・・リ
ドウ判定回路、３５０・・・メモリアクセス要求決定回
路、（−／′ （ｂ）ＩＡ判定のりＦつ 第　４ｚ 尾

Claims (1)

1. 【特許請求の範囲】 １、複数のアクセス要求回路とバンクに分れたメモリと
   メモリ制御する回路とを有し、該二つのアクセス要求回
   路は該メモリ制御回路２とを有する計算機システムにお
   いて、 各アクセス要求回路からのメモリアクセスアドレスを該
   アクセス要求回路間で交換する手段と、該他のアクセス
   要求回路から過去に送出されたアクセスアドレスを記憶
   する各アクセス要求回路ごとに設けたラッチと各アクセ
   ス要求回路で新たに発生したメモリアクセスアドレスと
   該ラッチの内容を比較し、バンクコンフリクトが生じた
   か否かを判定する回路を設けたことを特徴とするメモリ
   アクセス制御回路。