JPS6364355A - semiconductor equipment - Google Patents
semiconductor equipmentInfo
- Publication number
- JPS6364355A JPS6364355A JP61207831A JP20783186A JPS6364355A JP S6364355 A JPS6364355 A JP S6364355A JP 61207831 A JP61207831 A JP 61207831A JP 20783186 A JP20783186 A JP 20783186A JP S6364355 A JPS6364355 A JP S6364355A
- Authority
- JP
- Japan
- Prior art keywords
- film
- silicon nitride
- nitride film
- silicon
- thickness
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Electrodes Of Semiconductors (AREA)
- Local Oxidation Of Silicon (AREA)
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。(57) [Abstract] This bulletin contains application data before electronic filing, so abstract data is not recorded.
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、多層絶縁膜を構成要素として含む半導体装置
に係り、特に、半導体実績回路における蓄積容量素子用
絶縁膜の信頼度を向上するのに好適な半導体装置に関す
る。[Detailed Description of the Invention] [Industrial Application Field] The present invention relates to a semiconductor device including a multilayer insulating film as a component, and particularly to a method for improving the reliability of an insulating film for a storage capacitor element in a semiconductor circuit. The present invention relates to a semiconductor device suitable for.
従来、MOSダイナミック型ランダム・アクセス・メモ
リ(動的動作・随時読出し書込み型記憶装置、以下DR
AMと略称する)のスj積容量部は。Conventionally, MOS dynamic random access memory (dynamic operation/anytime read/write type storage device, hereinafter referred to as DR)
(abbreviated as AM) is the square capacity part.
シリコン基板上に平面的に形成され、その容気素子用絶
縁膜には、主にシリコン基板を直接酸化して得られるシ
リコン酸化(SiO2)膜が使われていた。半導体装置
の高集積化に伴って、素子の占める面積が益々減少し、
同装置の正常動作を確保するのに必要な電荷量を得るた
めには、蓄積容量部の絶縁膜を薄くする必要が生じる。A silicon oxide (SiO2) film obtained by directly oxidizing a silicon substrate has been mainly used as an insulating film for the capacitive element, which is formed flat on a silicon substrate. As semiconductor devices become more highly integrated, the area occupied by the elements continues to decrease.
In order to obtain the amount of charge necessary to ensure normal operation of the device, it is necessary to make the insulating film of the storage capacitor part thinner.
例えば4 p、%ピット以上の集積度を有するD RA
Mを実現するためにはシリコン酸化膜の膜厚を10n
m以下にしなければならず、封圧劣化を生じ、半導体装
置の動作時に蓄積容量部が破壊しやすくなる。For example, a DRA with an integration degree of 4p,% pit or more
In order to realize M, the thickness of the silicon oxide film should be 10n.
m or less, deterioration of the confining pressure occurs, and the storage capacitance section is likely to be destroyed during operation of the semiconductor device.
この問題を解決するために考案されたのが積層構造型蓄
積容量素子である(例えば、公開時i’l公報昭56−
2377]号参照)。この発明は、メ・3子の縦方向を
積極的に利用するもので、蓄積容置素子をMoSトラン
ジスタ等の他素子の上に延在するように形成している。In order to solve this problem, a stacked structure type storage capacitor element was devised (for example, I'l Publication No. 1986-
2377]). This invention actively utilizes the vertical direction of the triplet element, and the storage container element is formed so as to extend over other elements such as MoS transistors.
このような構成により、平面的な面積が小さくても大き
な8駄を有し、10nm以上の絶縁膜を形成しても必要
な容量を確保することができる。本素子においては、多
結晶シリコン+a−hに絶縁1漠を形成することになる
が、多結晶シリコン膜を熱酸化して形成したシリコン酸
化j摸は、 膜質が悪いため、その耐圧は2〜5 M
V /■と!it結晶結晶Si耐熱酸化形成したシリコ
ン酸化膜の耐圧に比へて低く、蓄積8穢を形成する際に
問題となっていた。With this configuration, even if the planar area is small, it can have a large 800 nm, and even if an insulating film of 10 nm or more is formed, the necessary capacitance can be secured. In this device, an insulator is formed on polycrystalline silicon+ah, but the silicon oxide film formed by thermally oxidizing the polycrystalline silicon film has a poor film quality, so its breakdown voltage is 2~ 5M
V/■ and! It is lower than the withstand voltage of the silicon oxide film formed by heat-resistant oxidation of crystalline silicon, which has been a problem when forming accumulated impurities.
この耐圧劣化を解決する手段の一つとして、多結晶シリ
コン1ニス上にCVD法によりシリコン窒化)撲を堆積
するノJ法、あるいはこのシリコン窒化l模の上部をわ
ずかに酸化してシリコン酸化;[笥/シリコン窒化膜の
二層膜を形成する方法が考案されている。これらの膜を
容気素子用誘電体++qとして用いることにより、初期
耐圧不良の問題は解決する。One of the ways to solve this breakdown voltage problem is to use the NOJ method, in which silicon nitride is deposited on polycrystalline silicon varnish by CVD, or to slightly oxidize the upper part of this silicon nitride. [A method of forming a two-layer film of silicon nitride film has been devised. By using these films as the dielectric material ++q for a capacitive element, the problem of initial breakdown voltage failure can be solved.
しかし、膜の信頼性、特に、経時的破壊特性に関しては
配慮されていなかった。However, no consideration was given to the reliability of the membrane, especially its fracture characteristics over time.
蓄積容置素子用絶縁膜としては、実動作時の電圧を印加
した場合に5絶縁破壊寿命が十分マージンをもって10
年を越える必要があるが、上記従来技術では、この点に
関し配慮がなされていなかった。すなわち、絶縁膜の経
時的破壊特性について配慮がされておらず、信頼性の点
で問題があった。As an insulating film for a storage device, when a voltage during actual operation is applied, the dielectric breakdown life is 10 with a sufficient margin.
However, the above-mentioned conventional technology did not take this point into consideration. That is, no consideration was given to the breakdown characteristics of the insulating film over time, resulting in problems in terms of reliability.
本発明の目的は、上述のような蓄積容量部の信頼性の問
題を解決し、絶縁破壊寿命を長くできる新しい痛造の半
導体装置を提供することにある。SUMMARY OF THE INVENTION An object of the present invention is to provide a new semiconductor device that can solve the above-mentioned reliability problem of the storage capacitor section and have a longer dielectric breakdown life.
上記目的は、シリコン酸化膜およびシリコン窒化膜をも
可成要素として含む多層絶縁膜を有する半導体装置にお
いて、シリコン窒化膜の膜厚を最適化することにより達
成される。The above object is achieved by optimizing the thickness of a silicon nitride film in a semiconductor device having a multilayer insulating film that also includes a silicon oxide film and a silicon nitride film as constituent elements.
すなわち、本発明は、シリコン窒化膜のP−1さを約8
nm以下に設定することを要旨とする。That is, the present invention reduces the P-1 depth of the silicon nitride film to about 8
The gist is to set it below nm.
さらに、このシリコン窒化膜の膜厚は、約3nm以上で
あるのが望ましい。Furthermore, the thickness of this silicon nitride film is preferably about 3 nm or more.
一般に、絶縁1tXJの絶縁破壊寿命と印加電界強度と
は強い相関関係があり、破壊寿命の電界依存性(゛電界
加速係数)が大きいほど低電界における破壊寿命は長く
なる。Generally, there is a strong correlation between the dielectric breakdown life of an insulation 1tXJ and the applied electric field strength, and the greater the electric field dependence of the breakdown life (field acceleration coefficient), the longer the breakdown life in a low electric field.
本定明考らは、シリコン酸化1鴎とシリコン窒化膜の二
層構造膜の絶縁破壊寿命について検討した結果、シリコ
ン窒化膜厚が変化すると二人り膜全体の寿命が大きく変
化することを見出した。As a result of examining the dielectric breakdown life of a two-layer film consisting of silicon oxide and silicon nitride, the authors found that the life of the entire two-layer film changes significantly when the silicon nitride film thickness changes. Ta.
第2図に、シリコン酸化膜/シリコン窒化11侍(シリ
コン窒化膜−1二にシリコン酸化1厚を形成した二層1
模を示す。以下、同様。)を寿命試験した際の、fil
界加速係数と窒化3λノ11との関係を示す。図の横軸
はシリコン窒化膜J’;、 (r+ m )を、縦軸は
電界加速係数(価/〜+V)を示す。図にJりいて、は
、シリコン窒化膜の初期膜厚が5nm、○はl On
m、△は17nm、口は20nmの場合を示し、それぞ
れ該シリコン窒化膜を部分酸化して上記二層膜を形成し
たものである。Figure 2 shows a silicon oxide film/silicon nitride film (a two-layer film with a thickness of silicon oxide formed on a silicon nitride film-12).
Show the pattern. Same below. ) during the life test, fil
The relationship between field acceleration coefficient and nitriding 3λ No. 11 is shown. The horizontal axis of the figure shows the silicon nitride film J'; (r+m), and the vertical axis shows the electric field acceleration coefficient (valence/~+V). In the figure, J indicates that the initial film thickness of the silicon nitride film is 5 nm, and ○ indicates l On.
m and Δ are 17 nm, and the opening is 20 nm, and the two-layer film is formed by partially oxidizing the silicon nitride film.
同図から明らかなように、酸化前のシリコン窒化膜膜厚
は5〜20nmまで様々であるが、酸化後の二層膜にお
いては、シリコン窒化膜トメが薄いほど電界加速係数が
大きく、低電界における破壊寿命も長くなることを確認
した。つまり、シリコン窒化膜厚が薄くなるほど寿命が
長くなり、特に、約8nm以下ではその効果が顕著とな
る。As is clear from the figure, the thickness of the silicon nitride film before oxidation varies from 5 to 20 nm, but in the two-layer film after oxidation, the thinner the silicon nitride film, the larger the electric field acceleration coefficient, and the lower the electric field. It was also confirmed that the fracture life of the In other words, the thinner the silicon nitride film is, the longer the life is, and this effect is particularly noticeable when the silicon nitride film is about 8 nm or less thick.
第4図は、各種膜厚のシリコン酸化膜/シリコン窒化膜
の二層膜について、実使用時の′電界である2、5M、
V/amを印加し続けた場合の予測M壊寿命を示す図で
ある。図の4(4Φ11)はシリコン窒化膜厚(、、m
)を、縦軸は2 、5 M、 V / Qllを印加し
続けた場合に50%不良が生じた時間(秒)k示す。Figure 4 shows the electric field of 2,5M,
It is a figure which shows the predicted M fracture life when V/am is continued to be applied. 4 (4Φ11) in the figure is the silicon nitride film thickness (,, m
), and the vertical axis shows the time (seconds) k at which 50% failure occurred when 2,5 M, V/Qll was continued to be applied.
絶縁膜をデバイスに使用する際には、破壊寿命が10年
+7−ジンの値を越える2蛍がある。マージンとしては
、製品保証::llk度150°Cを考慮して1.5桁
、およびこの絶縁膜の欠陥(0,01%不良と50%不
良との差)を考慮して2桁、合計3.5桁行度必要であ
る。つまり、破壊寿命が1012秒以」1心・3;1ど
なり、その条件を満足するのは1図からシリコン窒化膜
J7Xが約8nm以下の領域となる。When using an insulating film in a device, there are two types of fireflies whose breakdown life exceeds the value of 10 years + 7-gin. The margin is 1.5 digits considering the product warranty: 150°C, and 2 digits considering defects in this insulating film (difference between 0.01% failure and 50% failure), total. 3.5 digit rows are required. In other words, the breakdown life is 1012 seconds or more, 1 core/3:1, and as shown in FIG. 1, the region where the silicon nitride film J7X is about 8 nm or less satisfies this condition.
しかしながら、このような二層膜を用いる場合に、シリ
コン窒化膜厚を約3nm未満にすることは実用上難しい
。何故なら、窒化膜が薄くなった場合、部分的にシリコ
ン窒化II値の耐^を化性が失われ。However, when using such a two-layer film, it is practically difficult to reduce the thickness of the silicon nitride film to less than about 3 nm. This is because when the nitride film becomes thinner, the silicon nitride II value resistance is partially lost.
シリコン窒化膜の下地の多結晶シリコン膜の酸化が進行
し、著しく膜厚が不均一となるからである。This is because the oxidation of the polycrystalline silicon film underlying the silicon nitride film progresses and the film thickness becomes significantly non-uniform.
第5図に、初期シリコン窒化11莫Hを変化させて酸化
した場合、残りの窒化膜Jすをどの程度とすれば均一性
の良い膜が得られるかを調べた結果を示した。横軸は初
期シリコン窒化膜厚(nm) 、縦軸は酸化後のシリコ
ン窒化膜厚(nm)を示す。同図から明らかなように、
約3nm以」二のシリコン窒化膜が必要となる。FIG. 5 shows the results of investigating how much of the remaining nitride film should be used to obtain a film with good uniformity when the initial silicon nitride was oxidized with varying amounts of 11molH. The horizontal axis shows the initial silicon nitride film thickness (nm), and the vertical axis shows the silicon nitride film thickness after oxidation (nm). As is clear from the figure,
A silicon nitride film of approximately 3 nm or more is required.
したがって、シリコン窒化膜厚を約3nm以上8nm以
下とすることにより、絶縁破壊寿命が長く、かつ均一な
膜厚のシリコン窒化膜を有する多層絶縁膜を得ることが
できる。Therefore, by setting the silicon nitride film thickness to about 3 nm or more and 8 nm or less, a multilayer insulating film having a long dielectric breakdown life and having a uniform thickness of the silicon nitride film can be obtained.
実施例 1
次に、絶縁ゲート型電界効果ダイオードを作製した場合
の本発明の第1の実施例を説明する。第3図(a)、(
b)は、この絶縁ゲート型電界効果ダイオードの製造工
程断面図である。Example 1 Next, a first example of the present invention will be described in which an insulated gate field effect diode is manufactured. Figure 3 (a), (
b) is a cross-sectional view of the manufacturing process of this insulated gate field effect diode.
まず、第3図(a)に示すように、N型シリコン基板1
上に厚い素子分離用絶縁膜2を形成する。First, as shown in FIG. 3(a), an N-type silicon substrate 1
A thick element isolation insulating film 2 is formed thereon.
次に、ダイオードの下部電極として、多結晶シリコン膜
3を(1,VD法により堆積した後、pocn。Next, as the lower electrode of the diode, a polycrystalline silicon film 3 (1) is deposited by the VD method, and then pocn.
を拡散源として多結晶シリコン膜3中にリン拡散を行う
。Phosphorus is diffused into the polycrystalline silicon film 3 using as a diffusion source.
次に、第3図(b)に示すように、低圧CVD法により
5iH2CEI2とNH,を雰囲気ガスとして用いてシ
リコン窒化膜を厚さ約10nm堆積した後、湿式酸化法
によりこのシリコン窒化膜を酸化して、シリコン酸化膜
(膜厚8nm)/シリコン窒化膜(膜厚5 nm)の二
層膜を形成する。さらに、多結晶シリコンIFaを堆積
し、該多結晶シリコン膜中にリンを拡散した後、パター
ン切りし、ダイオードの上部電極6を形成し、第3図(
b)に示す構造を得る。Next, as shown in FIG. 3(b), a silicon nitride film was deposited to a thickness of approximately 10 nm using 5iH2CEI2 and NH as an atmospheric gas by low-pressure CVD, and then this silicon nitride film was oxidized by wet oxidation. A two-layer film of silicon oxide film (8 nm thick)/silicon nitride film (5 nm thick) is then formed. Furthermore, after depositing polycrystalline silicon IFa and diffusing phosphorus into the polycrystalline silicon film, the pattern is cut to form the upper electrode 6 of the diode.
Obtain the structure shown in b).
このようにして作製した電界効果ダイオードの絶縁破壊
寿命−印加電界特性を第1図に示す。横軸は実効電界強
度(Mv/an)を示し、縦軸は絶縁破壊寿命(秒)を
示す、なお、同図には窒化膜の酸化斌が少ない二層膜(
シリコン酸化膜(膜厚3 nm) /シリコン窒化膜(
膜厚15nm))の特性を比較のために示した。FIG. 1 shows the dielectric breakdown life-applied electric field characteristics of the field effect diode thus produced. The horizontal axis shows the effective electric field strength (Mv/an), and the vertical axis shows the dielectric breakdown life (seconds).
Silicon oxide film (thickness: 3 nm) / Silicon nitride film (
The characteristics of a film with a film thickness of 15 nm) are shown for comparison.
図から明らかなように、シリコン窒化膜の膜厚を小さく
することにより直線の1′ζ1き(すなわち、電界加速
係数)が大きくなり、その結果、実使用電界(2〜3M
V/n)における絶縁破壊寿命も10年に対して十分な
マージンを持ち得ると推測できる。また、上述した電界
加速係数のシリコン窒化膜膜厚依存性も第2図の結果と
同様であった。As is clear from the figure, by reducing the thickness of the silicon nitride film, the linear 1'ζ1 (i.e., the electric field acceleration coefficient) increases, and as a result, the actual electric field (2 to 3 M
It can be assumed that the dielectric breakdown life at V/n) may also have a sufficient margin of 10 years. Furthermore, the dependence of the electric field acceleration coefficient on the thickness of the silicon nitride film described above was similar to the results shown in FIG. 2.
すなわち1本実施例の)1を厚は5nmのシリコン窒化
膜を有する二層膜は、電界加速係数が大きく、低電界に
おける破壊寿命も長くなることを確認した。That is, it was confirmed that the two-layer film having a silicon nitride film having a thickness of 5 nm (1) of Example 1 has a large electric field acceleration coefficient and a long breakdown life in a low electric field.
実施例 2 次に、上記絶縁膜を用いた別の実施例として。Example 2 Next, another example using the above insulating film.
分離絶縁膜や素子領域上に形成することのできる信頼度
の優れたキャパシタの構造について述べる。The structure of a highly reliable capacitor that can be formed on an isolation insulating film or an element region will be described.
第6図は1M積キャパシタと転送トランジスタを有する
DRAM用メモリセルの断面図である。FIG. 6 is a sectional view of a DRAM memory cell having a 1M capacitor and a transfer transistor.
図において、61はP型シリコン基板、62は素子分離
用絶縁膜、63はゲート絶縁膜、64.65は高濃度N
型領域からなるソース、ドレイン、66は多結晶シリコ
ン膜からなるキャパシタの第一の電極、67.68は誘
電体膜となるシリコン窒化膜、シリコン酸化膜、69は
多結晶シリコン膜からなる第二の電極、70は層間絶縁
膜、71はアルミニウム配線からなるビット線、72.
73は多結晶シリコン膜からなる第1のワード線、第2
のワード線である。In the figure, 61 is a P-type silicon substrate, 62 is an insulating film for element isolation, 63 is a gate insulating film, and 64.65 is a high concentration N
66 is a first electrode of a capacitor made of a polycrystalline silicon film; 67 and 68 are silicon nitride and silicon oxide films serving as dielectric films; 69 is a second electrode made of a polycrystalline silicon film; 70 is an interlayer insulating film, 71 is a bit line made of aluminum wiring, 72.
73 is a first word line made of a polycrystalline silicon film;
This is the word line.
このような構成のメモリセルにおいて、蓄積キャパシタ
の第一の電極66は、多結晶シリコン膜であり、この多
結晶シリコン膜」二に、本発明の構造によるシリコン酸
化膜68/シリコン窒化膜67の二層絶縁収が形成され
ている。膜厚は先の例と同じくシリコン酸化膜(8nm
) /シリコン窒化膜(5r+n+)である。このよう
なキャパシタの性能は先の例で示したキャパシタと等し
い特性を示し、特に破壊寿命に関しては実用」二十分な
値が得られた。In the memory cell having such a configuration, the first electrode 66 of the storage capacitor is a polycrystalline silicon film, and secondly, the silicon oxide film 68/silicon nitride film 67 according to the structure of the present invention is made of a polycrystalline silicon film. A double layer insulation is formed. The film thickness is the same as the previous example, silicon oxide film (8 nm
)/silicon nitride film (5r+n+). The performance of such a capacitor was the same as that of the capacitor shown in the previous example, and in particular, a value of 20% for practical use was obtained in terms of breakdown life.
このように、素子領域や、素子分離絶縁膜領域上にキャ
パシタを形成することができるので1本発明は将来の高
集積メモリの製造において極めて有効である。As described above, since a capacitor can be formed on an element region or an element isolation insulating film region, the present invention will be extremely effective in manufacturing highly integrated memories in the future.
〔発明の効果〕
以上説明したように、本発明によれば、経時的破壊特性
の優れた信頼性の高いシリコン酸化膜/シリコン窒化膜
を提供できる。また、本発明を蓄積容量のJ m体物質
として用いることにより、実使用電界における絶縁破壊
寿命を10年に対して十分のマージンを持たせることが
できる。従って。[Effects of the Invention] As described above, according to the present invention, it is possible to provide a highly reliable silicon oxide film/silicon nitride film with excellent temporal breakdown characteristics. Further, by using the present invention as a J m body material for a storage capacitor, the dielectric breakdown life in an actual electric field can be provided with a sufficient margin of 10 years. Therefore.
本発明を半導体集積回路に適用した場合の装首の信頼性
が高まり、実用上極めて有効である。When the present invention is applied to a semiconductor integrated circuit, the reliability of neck mounting increases, and it is extremely effective in practice.
第1図、第2図、第4図、第5図は本発明の詳細な説明
するための図、第:3i:51(a)、(b)および第
6図は本実施例の実施例を説明する断面図である。
1.61・・・シリコン基板
2.62・・素子分離用絶縁膜
3.6.66.69・・・多結晶シリコン電極4.67
・・・シリコン窒化膜
S、68・・・シリコン酸化膜
63・・・ゲート絶縁膜
64.65・・・ソース、ドレイン
70・・・層間絶縁膜
71・・・ビット線
72・・・第1のワード線
73・・・第2のワード線
代理人弁理士 中 村 純之助
督坏淀遠係敬(cq鶏−
矛3図
(a)
(b)
5シlノコ〉酌ン化11失
矛4図
シリコレS4こ酒しソ(?1笥)
1’5図Figures 1, 2, 4, and 5 are diagrams for explaining the present invention in detail, and Figures 3i:51(a), (b), and 6 are examples of the present embodiment. FIG. 1.61...Silicon substrate 2.62...Insulating film for element isolation 3.6.66.69...Polycrystalline silicon electrode 4.67
...Silicon nitride film S, 68...Silicon oxide film 63...Gate insulating film 64,65...Source, drain 70...Interlayer insulating film 71...Bit line 72...First Word line 73...Second word line Representative Patent Attorney Junnosuke Nakamura Director Kyoto Tomo (cq chicken spear 3 figure (a) (b) Diagram Siricore S4 Kosake Shiso (?1 笥) 1'5 Diagram
Claims (1)
して含む多層絶縁膜を有する半導体装置において、上記
シリコン窒化膜の厚さが約8nm以下であることを特徴
とする半導体装置。 2、上記シリコン窒化膜の厚さが約3nm以上であるこ
とを特徴とする特許請求の範囲第1項記載の半導体装置
。 3、上記シリコン窒化膜を下層とし、上記シリコン酸化
膜を上層とすることを特徴とする特許請求の範囲第1項
記載の半導体装置。 4、上記シリコン酸化膜が上記シリコン窒化膜の一部を
酸化した膜であることを特徴とする特許請求の範囲第1
項または第3項に記載の半導体装置。 5、上記多層構造絶縁膜によって、容量素子の誘電体膜
が構成されていることを特徴とする特許請求の範囲第1
項記載の半導体装置。Claims: 1. A semiconductor device having a multilayer insulating film including a silicon oxide film and a silicon nitride film as constituent elements, wherein the silicon nitride film has a thickness of about 8 nm or less. 2. The semiconductor device according to claim 1, wherein the silicon nitride film has a thickness of about 3 nm or more. 3. The semiconductor device according to claim 1, wherein the silicon nitride film is a lower layer and the silicon oxide film is an upper layer. 4. Claim 1, wherein the silicon oxide film is a film obtained by partially oxidizing the silicon nitride film.
The semiconductor device according to item 1 or 3. 5. Claim 1, characterized in that the multilayer structure insulating film constitutes a dielectric film of a capacitive element.
1. Semiconductor device described in Section 1.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61207831A JP2723148B2 (en) | 1986-09-05 | 1986-09-05 | Method for manufacturing semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61207831A JP2723148B2 (en) | 1986-09-05 | 1986-09-05 | Method for manufacturing semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6364355A true JPS6364355A (en) | 1988-03-22 |
| JP2723148B2 JP2723148B2 (en) | 1998-03-09 |
Family
ID=16546237
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61207831A Expired - Lifetime JP2723148B2 (en) | 1986-09-05 | 1986-09-05 | Method for manufacturing semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2723148B2 (en) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59161861A (en) * | 1983-03-07 | 1984-09-12 | Hitachi Ltd | Semiconductor device |
| JPS6049662A (en) * | 1983-08-29 | 1985-03-18 | Nec Corp | Manufacture of semiconductor device |
-
1986
- 1986-09-05 JP JP61207831A patent/JP2723148B2/en not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59161861A (en) * | 1983-03-07 | 1984-09-12 | Hitachi Ltd | Semiconductor device |
| JPS6049662A (en) * | 1983-08-29 | 1985-03-18 | Nec Corp | Manufacture of semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2723148B2 (en) | 1998-03-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100216275B1 (en) | Semiconductor memory device and its fabrication method | |
| US4907046A (en) | Semiconductor device with multilayer silicon oxide silicon nitride dielectric | |
| US6278150B1 (en) | Conductive layer connecting structure and method of manufacturing the same | |
| JPH0231865B2 (en) | ||
| EP0575194B1 (en) | Method for semiconductor device having capacitor | |
| US5500544A (en) | Dynamic random access memory cell and method for fabricating the same | |
| JPH01756A (en) | Semiconductor device, capacitor device and manufacturing method thereof | |
| JPH07142607A (en) | Semiconductor memory device and manufacturing method thereof | |
| JP3694410B2 (en) | Method of manufacturing a capacitor in an integrated circuit | |
| US5742472A (en) | Stacked capacitors for integrated circuit devices and related methods | |
| US6251722B1 (en) | Method of fabricating a trench capacitor | |
| KR20010021015A (en) | Methods of fabricating an integrated circuit device with composite oxide dielectric | |
| US6228701B1 (en) | Apparatus and method for minimizing diffusion in stacked capacitors formed on silicon plugs | |
| JP4011813B2 (en) | Semiconductor device and manufacturing method of semiconductor device | |
| WO1992002955A1 (en) | Semiconductor device | |
| JP3105288B2 (en) | Method for manufacturing semiconductor integrated circuit device | |
| JPS6364355A (en) | semiconductor equipment | |
| JP2842770B2 (en) | Semiconductor integrated circuit and method of manufacturing the same | |
| JPH11135749A (en) | Semiconductor storage device | |
| JPH05190797A (en) | Semiconductor memory device | |
| US6833302B2 (en) | Method for fabricating a memory cell | |
| JPH0414862A (en) | Semiconductor device | |
| KR20000053449A (en) | Intergrated circuit device with composite oxide dielectric | |
| JPS6110271A (en) | semiconductor equipment | |
| JPH0427154A (en) | Semiconductor storage device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |