JPS6364355A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS6364355A JPS6364355A JP61207831A JP20783186A JPS6364355A JP S6364355 A JPS6364355 A JP S6364355A JP 61207831 A JP61207831 A JP 61207831A JP 20783186 A JP20783186 A JP 20783186A JP S6364355 A JPS6364355 A JP S6364355A
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- Japan
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- film
- silicon nitride
- nitride film
- silicon
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、多層絶縁膜を構成要素として含む半導体装置
に係り、特に、半導体実績回路における蓄積容量素子用
絶縁膜の信頼度を向上するのに好適な半導体装置に関す
る。
に係り、特に、半導体実績回路における蓄積容量素子用
絶縁膜の信頼度を向上するのに好適な半導体装置に関す
る。
従来、ＭＯＳダイナミック型ランダム・アクセス・メモ
リ（動的動作・随時読出し書込み型記憶装置、以下ＤＲ
ＡＭと略称する）のスｊ積容量部は。
リ（動的動作・随時読出し書込み型記憶装置、以下ＤＲ
ＡＭと略称する）のスｊ積容量部は。
シリコン基板上に平面的に形成され、その容気素子用絶
縁膜には、主にシリコン基板を直接酸化して得られるシ
リコン酸化（ＳｉＯ２）膜が使われていた。半導体装置
の高集積化に伴って、素子の占める面積が益々減少し、
同装置の正常動作を確保するのに必要な電荷量を得るた
めには、蓄積容量部の絶縁膜を薄くする必要が生じる。
縁膜には、主にシリコン基板を直接酸化して得られるシ
リコン酸化（ＳｉＯ２）膜が使われていた。半導体装置
の高集積化に伴って、素子の占める面積が益々減少し、
同装置の正常動作を確保するのに必要な電荷量を得るた
めには、蓄積容量部の絶縁膜を薄くする必要が生じる。
例えば４ ｐ、％ピット以上の集積度を有するＤ ＲＡ
Ｍを実現するためにはシリコン酸化膜の膜厚を１０ｎ
ｍ以下にしなければならず、封圧劣化を生じ、半導体装
置の動作時に蓄積容量部が破壊しやすくなる。
Ｍを実現するためにはシリコン酸化膜の膜厚を１０ｎ
ｍ以下にしなければならず、封圧劣化を生じ、半導体装
置の動作時に蓄積容量部が破壊しやすくなる。
この問題を解決するために考案されたのが積層構造型蓄
積容量素子である（例えば、公開時ｉ’ｌ公報昭５６−
２３７７］号参照）。この発明は、メ・３子の縦方向を
積極的に利用するもので、蓄積容置素子をＭｏＳトラン
ジスタ等の他素子の上に延在するように形成している。
積容量素子である（例えば、公開時ｉ’ｌ公報昭５６−
２３７７］号参照）。この発明は、メ・３子の縦方向を
積極的に利用するもので、蓄積容置素子をＭｏＳトラン
ジスタ等の他素子の上に延在するように形成している。
このような構成により、平面的な面積が小さくても大き
な８駄を有し、１０ｎｍ以上の絶縁膜を形成しても必要
な容量を確保することができる。本素子においては、多
結晶シリコン＋ａ−ｈに絶縁１漠を形成することになる
が、多結晶シリコン膜を熱酸化して形成したシリコン酸
化ｊ摸は、 膜質が悪いため、その耐圧は２〜５ Ｍ
Ｖ ／■と！ｉｔ結晶結晶Ｓｉ耐熱酸化形成したシリコ
ン酸化膜の耐圧に比へて低く、蓄積８穢を形成する際に
問題となっていた。
な８駄を有し、１０ｎｍ以上の絶縁膜を形成しても必要
な容量を確保することができる。本素子においては、多
結晶シリコン＋ａ−ｈに絶縁１漠を形成することになる
が、多結晶シリコン膜を熱酸化して形成したシリコン酸
化ｊ摸は、 膜質が悪いため、その耐圧は２〜５ Ｍ
Ｖ ／■と！ｉｔ結晶結晶Ｓｉ耐熱酸化形成したシリコ
ン酸化膜の耐圧に比へて低く、蓄積８穢を形成する際に
問題となっていた。
この耐圧劣化を解決する手段の一つとして、多結晶シリ
コン１ニス上にＣＶＤ法によりシリコン窒化）撲を堆積
するノＪ法、あるいはこのシリコン窒化ｌ模の上部をわ
ずかに酸化してシリコン酸化；［笥／シリコン窒化膜の
二層膜を形成する方法が考案されている。これらの膜を
容気素子用誘電体＋＋ｑとして用いることにより、初期
耐圧不良の問題は解決する。
コン１ニス上にＣＶＤ法によりシリコン窒化）撲を堆積
するノＪ法、あるいはこのシリコン窒化ｌ模の上部をわ
ずかに酸化してシリコン酸化；［笥／シリコン窒化膜の
二層膜を形成する方法が考案されている。これらの膜を
容気素子用誘電体＋＋ｑとして用いることにより、初期
耐圧不良の問題は解決する。
しかし、膜の信頼性、特に、経時的破壊特性に関しては
配慮されていなかった。
配慮されていなかった。
蓄積容置素子用絶縁膜としては、実動作時の電圧を印加
した場合に５絶縁破壊寿命が十分マージンをもって１０
年を越える必要があるが、上記従来技術では、この点に
関し配慮がなされていなかった。すなわち、絶縁膜の経
時的破壊特性について配慮がされておらず、信頼性の点
で問題があった。
した場合に５絶縁破壊寿命が十分マージンをもって１０
年を越える必要があるが、上記従来技術では、この点に
関し配慮がなされていなかった。すなわち、絶縁膜の経
時的破壊特性について配慮がされておらず、信頼性の点
で問題があった。
本発明の目的は、上述のような蓄積容量部の信頼性の問
題を解決し、絶縁破壊寿命を長くできる新しい痛造の半
導体装置を提供することにある。
題を解決し、絶縁破壊寿命を長くできる新しい痛造の半
導体装置を提供することにある。
上記目的は、シリコン酸化膜およびシリコン窒化膜をも
可成要素として含む多層絶縁膜を有する半導体装置にお
いて、シリコン窒化膜の膜厚を最適化することにより達
成される。
可成要素として含む多層絶縁膜を有する半導体装置にお
いて、シリコン窒化膜の膜厚を最適化することにより達
成される。
すなわち、本発明は、シリコン窒化膜のＰ−１さを約８
ｎｍ以下に設定することを要旨とする。
ｎｍ以下に設定することを要旨とする。
さらに、このシリコン窒化膜の膜厚は、約３ｎｍ以上で
あるのが望ましい。
あるのが望ましい。
一般に、絶縁１ｔＸＪの絶縁破壊寿命と印加電界強度と
は強い相関関係があり、破壊寿命の電界依存性（゛電界
加速係数）が大きいほど低電界における破壊寿命は長く
なる。
は強い相関関係があり、破壊寿命の電界依存性（゛電界
加速係数）が大きいほど低電界における破壊寿命は長く
なる。
本定明考らは、シリコン酸化１鴎とシリコン窒化膜の二
層構造膜の絶縁破壊寿命について検討した結果、シリコ
ン窒化膜厚が変化すると二人り膜全体の寿命が大きく変
化することを見出した。
層構造膜の絶縁破壊寿命について検討した結果、シリコ
ン窒化膜厚が変化すると二人り膜全体の寿命が大きく変
化することを見出した。
第２図に、シリコン酸化膜／シリコン窒化１１侍（シリ
コン窒化膜−１二にシリコン酸化１厚を形成した二層１
模を示す。以下、同様。）を寿命試験した際の、ｆｉｌ
界加速係数と窒化３λノ１１との関係を示す。図の横軸
はシリコン窒化膜Ｊ’；、 （ｒ＋ ｍ ）を、縦軸は
電界加速係数（価／〜＋Ｖ）を示す。図にＪりいて、は
、シリコン窒化膜の初期膜厚が５ｎｍ、○はｌ Ｏｎ
ｍ、△は１７ｎｍ、口は２０ｎｍの場合を示し、それぞ
れ該シリコン窒化膜を部分酸化して上記二層膜を形成し
たものである。
コン窒化膜−１二にシリコン酸化１厚を形成した二層１
模を示す。以下、同様。）を寿命試験した際の、ｆｉｌ
界加速係数と窒化３λノ１１との関係を示す。図の横軸
はシリコン窒化膜Ｊ’；、 （ｒ＋ ｍ ）を、縦軸は
電界加速係数（価／〜＋Ｖ）を示す。図にＪりいて、は
、シリコン窒化膜の初期膜厚が５ｎｍ、○はｌ Ｏｎ
ｍ、△は１７ｎｍ、口は２０ｎｍの場合を示し、それぞ
れ該シリコン窒化膜を部分酸化して上記二層膜を形成し
たものである。
同図から明らかなように、酸化前のシリコン窒化膜膜厚
は５〜２０ｎｍまで様々であるが、酸化後の二層膜にお
いては、シリコン窒化膜トメが薄いほど電界加速係数が
大きく、低電界における破壊寿命も長くなることを確認
した。つまり、シリコン窒化膜厚が薄くなるほど寿命が
長くなり、特に、約８ｎｍ以下ではその効果が顕著とな
る。
は５〜２０ｎｍまで様々であるが、酸化後の二層膜にお
いては、シリコン窒化膜トメが薄いほど電界加速係数が
大きく、低電界における破壊寿命も長くなることを確認
した。つまり、シリコン窒化膜厚が薄くなるほど寿命が
長くなり、特に、約８ｎｍ以下ではその効果が顕著とな
る。
第４図は、各種膜厚のシリコン酸化膜／シリコン窒化膜
の二層膜について、実使用時の′電界である２、５Ｍ、
Ｖ／ａｍを印加し続けた場合の予測Ｍ壊寿命を示す図で
ある。図の４（４Φ１１）はシリコン窒化膜厚（、、ｍ
）を、縦軸は２ 、５ Ｍ、 Ｖ ／ Ｑｌｌを印加し
続けた場合に５０％不良が生じた時間（秒）ｋ示す。
の二層膜について、実使用時の′電界である２、５Ｍ、
Ｖ／ａｍを印加し続けた場合の予測Ｍ壊寿命を示す図で
ある。図の４（４Φ１１）はシリコン窒化膜厚（、、ｍ
）を、縦軸は２ 、５ Ｍ、 Ｖ ／ Ｑｌｌを印加し
続けた場合に５０％不良が生じた時間（秒）ｋ示す。
絶縁膜をデバイスに使用する際には、破壊寿命が１０年
＋７−ジンの値を越える２蛍がある。マージンとしては
、製品保証：：ｌｌｋ度１５０°Ｃを考慮して１．５桁
、およびこの絶縁膜の欠陥（０，０１％不良と５０％不
良との差）を考慮して２桁、合計３．５桁行度必要であ
る。つまり、破壊寿命が１０１２秒以」１心・３；１ど
なり、その条件を満足するのは１図からシリコン窒化膜
Ｊ７Ｘが約８ｎｍ以下の領域となる。
＋７−ジンの値を越える２蛍がある。マージンとしては
、製品保証：：ｌｌｋ度１５０°Ｃを考慮して１．５桁
、およびこの絶縁膜の欠陥（０，０１％不良と５０％不
良との差）を考慮して２桁、合計３．５桁行度必要であ
る。つまり、破壊寿命が１０１２秒以」１心・３；１ど
なり、その条件を満足するのは１図からシリコン窒化膜
Ｊ７Ｘが約８ｎｍ以下の領域となる。
しかしながら、このような二層膜を用いる場合に、シリ
コン窒化膜厚を約３ｎｍ未満にすることは実用上難しい
。何故なら、窒化膜が薄くなった場合、部分的にシリコ
ン窒化ＩＩ値の耐＾を化性が失われ。
コン窒化膜厚を約３ｎｍ未満にすることは実用上難しい
。何故なら、窒化膜が薄くなった場合、部分的にシリコ
ン窒化ＩＩ値の耐＾を化性が失われ。
シリコン窒化膜の下地の多結晶シリコン膜の酸化が進行
し、著しく膜厚が不均一となるからである。
し、著しく膜厚が不均一となるからである。
第５図に、初期シリコン窒化１１莫Ｈを変化させて酸化
した場合、残りの窒化膜Ｊすをどの程度とすれば均一性
の良い膜が得られるかを調べた結果を示した。横軸は初
期シリコン窒化膜厚（ｎｍ） 、縦軸は酸化後のシリコ
ン窒化膜厚（ｎｍ）を示す。同図から明らかなように、
約３ｎｍ以」二のシリコン窒化膜が必要となる。
した場合、残りの窒化膜Ｊすをどの程度とすれば均一性
の良い膜が得られるかを調べた結果を示した。横軸は初
期シリコン窒化膜厚（ｎｍ） 、縦軸は酸化後のシリコ
ン窒化膜厚（ｎｍ）を示す。同図から明らかなように、
約３ｎｍ以」二のシリコン窒化膜が必要となる。
したがって、シリコン窒化膜厚を約３ｎｍ以上８ｎｍ以
下とすることにより、絶縁破壊寿命が長く、かつ均一な
膜厚のシリコン窒化膜を有する多層絶縁膜を得ることが
できる。
下とすることにより、絶縁破壊寿命が長く、かつ均一な
膜厚のシリコン窒化膜を有する多層絶縁膜を得ることが
できる。
実施例 １
次に、絶縁ゲート型電界効果ダイオードを作製した場合
の本発明の第１の実施例を説明する。第３図（ａ）、（
ｂ）は、この絶縁ゲート型電界効果ダイオードの製造工
程断面図である。
の本発明の第１の実施例を説明する。第３図（ａ）、（
ｂ）は、この絶縁ゲート型電界効果ダイオードの製造工
程断面図である。
まず、第３図（ａ）に示すように、Ｎ型シリコン基板１
上に厚い素子分離用絶縁膜２を形成する。
上に厚い素子分離用絶縁膜２を形成する。
次に、ダイオードの下部電極として、多結晶シリコン膜
３を（１，ＶＤ法により堆積した後、ｐｏｃｎ。
３を（１，ＶＤ法により堆積した後、ｐｏｃｎ。
を拡散源として多結晶シリコン膜３中にリン拡散を行う
。
。
次に、第３図（ｂ）に示すように、低圧ＣＶＤ法により
５ｉＨ２ＣＥＩ２とＮＨ，を雰囲気ガスとして用いてシ
リコン窒化膜を厚さ約１０ｎｍ堆積した後、湿式酸化法
によりこのシリコン窒化膜を酸化して、シリコン酸化膜
（膜厚８ｎｍ）／シリコン窒化膜（膜厚５ ｎｍ）の二
層膜を形成する。さらに、多結晶シリコンＩＦａを堆積
し、該多結晶シリコン膜中にリンを拡散した後、パター
ン切りし、ダイオードの上部電極６を形成し、第３図（
ｂ）に示す構造を得る。
５ｉＨ２ＣＥＩ２とＮＨ，を雰囲気ガスとして用いてシ
リコン窒化膜を厚さ約１０ｎｍ堆積した後、湿式酸化法
によりこのシリコン窒化膜を酸化して、シリコン酸化膜
（膜厚８ｎｍ）／シリコン窒化膜（膜厚５ ｎｍ）の二
層膜を形成する。さらに、多結晶シリコンＩＦａを堆積
し、該多結晶シリコン膜中にリンを拡散した後、パター
ン切りし、ダイオードの上部電極６を形成し、第３図（
ｂ）に示す構造を得る。
このようにして作製した電界効果ダイオードの絶縁破壊
寿命−印加電界特性を第１図に示す。横軸は実効電界強
度（Ｍｖ／ａｎ）を示し、縦軸は絶縁破壊寿命（秒）を
示す、なお、同図には窒化膜の酸化斌が少ない二層膜（
シリコン酸化膜（膜厚３ ｎｍ） ／シリコン窒化膜（
膜厚１５ｎｍ））の特性を比較のために示した。
寿命−印加電界特性を第１図に示す。横軸は実効電界強
度（Ｍｖ／ａｎ）を示し、縦軸は絶縁破壊寿命（秒）を
示す、なお、同図には窒化膜の酸化斌が少ない二層膜（
シリコン酸化膜（膜厚３ ｎｍ） ／シリコン窒化膜（
膜厚１５ｎｍ））の特性を比較のために示した。
図から明らかなように、シリコン窒化膜の膜厚を小さく
することにより直線の１′ζ１き（すなわち、電界加速
係数）が大きくなり、その結果、実使用電界（２〜３Ｍ
Ｖ／ｎ）における絶縁破壊寿命も１０年に対して十分な
マージンを持ち得ると推測できる。また、上述した電界
加速係数のシリコン窒化膜膜厚依存性も第２図の結果と
同様であった。
することにより直線の１′ζ１き（すなわち、電界加速
係数）が大きくなり、その結果、実使用電界（２〜３Ｍ
Ｖ／ｎ）における絶縁破壊寿命も１０年に対して十分な
マージンを持ち得ると推測できる。また、上述した電界
加速係数のシリコン窒化膜膜厚依存性も第２図の結果と
同様であった。
すなわち１本実施例の）１を厚は５ｎｍのシリコン窒化
膜を有する二層膜は、電界加速係数が大きく、低電界に
おける破壊寿命も長くなることを確認した。
膜を有する二層膜は、電界加速係数が大きく、低電界に
おける破壊寿命も長くなることを確認した。
実施例 ２
次に、上記絶縁膜を用いた別の実施例として。
分離絶縁膜や素子領域上に形成することのできる信頼度
の優れたキャパシタの構造について述べる。
の優れたキャパシタの構造について述べる。
第６図は１Ｍ積キャパシタと転送トランジスタを有する
ＤＲＡＭ用メモリセルの断面図である。
ＤＲＡＭ用メモリセルの断面図である。
図において、６１はＰ型シリコン基板、６２は素子分離
用絶縁膜、６３はゲート絶縁膜、６４．６５は高濃度Ｎ
型領域からなるソース、ドレイン、６６は多結晶シリコ
ン膜からなるキャパシタの第一の電極、６７．６８は誘
電体膜となるシリコン窒化膜、シリコン酸化膜、６９は
多結晶シリコン膜からなる第二の電極、７０は層間絶縁
膜、７１はアルミニウム配線からなるビット線、７２．
７３は多結晶シリコン膜からなる第１のワード線、第２
のワード線である。
用絶縁膜、６３はゲート絶縁膜、６４．６５は高濃度Ｎ
型領域からなるソース、ドレイン、６６は多結晶シリコ
ン膜からなるキャパシタの第一の電極、６７．６８は誘
電体膜となるシリコン窒化膜、シリコン酸化膜、６９は
多結晶シリコン膜からなる第二の電極、７０は層間絶縁
膜、７１はアルミニウム配線からなるビット線、７２．
７３は多結晶シリコン膜からなる第１のワード線、第２
のワード線である。
このような構成のメモリセルにおいて、蓄積キャパシタ
の第一の電極６６は、多結晶シリコン膜であり、この多
結晶シリコン膜」二に、本発明の構造によるシリコン酸
化膜６８／シリコン窒化膜６７の二層絶縁収が形成され
ている。膜厚は先の例と同じくシリコン酸化膜（８ｎｍ
） ／シリコン窒化膜（５ｒ＋ｎ＋）である。このよう
なキャパシタの性能は先の例で示したキャパシタと等し
い特性を示し、特に破壊寿命に関しては実用」二十分な
値が得られた。
の第一の電極６６は、多結晶シリコン膜であり、この多
結晶シリコン膜」二に、本発明の構造によるシリコン酸
化膜６８／シリコン窒化膜６７の二層絶縁収が形成され
ている。膜厚は先の例と同じくシリコン酸化膜（８ｎｍ
） ／シリコン窒化膜（５ｒ＋ｎ＋）である。このよう
なキャパシタの性能は先の例で示したキャパシタと等し
い特性を示し、特に破壊寿命に関しては実用」二十分な
値が得られた。
このように、素子領域や、素子分離絶縁膜領域上にキャ
パシタを形成することができるので１本発明は将来の高
集積メモリの製造において極めて有効である。
パシタを形成することができるので１本発明は将来の高
集積メモリの製造において極めて有効である。
〔発明の効果〕
以上説明したように、本発明によれば、経時的破壊特性
の優れた信頼性の高いシリコン酸化膜／シリコン窒化膜
を提供できる。また、本発明を蓄積容量のＪ ｍ体物質
として用いることにより、実使用電界における絶縁破壊
寿命を１０年に対して十分のマージンを持たせることが
できる。従って。
の優れた信頼性の高いシリコン酸化膜／シリコン窒化膜
を提供できる。また、本発明を蓄積容量のＪ ｍ体物質
として用いることにより、実使用電界における絶縁破壊
寿命を１０年に対して十分のマージンを持たせることが
できる。従って。
本発明を半導体集積回路に適用した場合の装首の信頼性
が高まり、実用上極めて有効である。
が高まり、実用上極めて有効である。
第１図、第２図、第４図、第５図は本発明の詳細な説明
するための図、第：３ｉ：５１（ａ）、（ｂ）および第
６図は本実施例の実施例を説明する断面図である。 １．６１・・・シリコン基板 ２．６２・・素子分離用絶縁膜 ３．６．６６．６９・・・多結晶シリコン電極４．６７
・・・シリコン窒化膜 Ｓ、６８・・・シリコン酸化膜 ６３・・・ゲート絶縁膜 ６４．６５・・・ソース、ドレイン ７０・・・層間絶縁膜 ７１・・・ビット線 ７２・・・第１のワード線 ７３・・・第２のワード線 代理人弁理士 中 村 純之助 督坏淀遠係敬（ｃｑ鶏− 矛３図 （ａ） （ｂ） ５シｌノコ〉酌ン化１１失 矛４図 シリコレＳ４こ酒しソ（？１笥） １’５図
するための図、第：３ｉ：５１（ａ）、（ｂ）および第
６図は本実施例の実施例を説明する断面図である。 １．６１・・・シリコン基板 ２．６２・・素子分離用絶縁膜 ３．６．６６．６９・・・多結晶シリコン電極４．６７
・・・シリコン窒化膜 Ｓ、６８・・・シリコン酸化膜 ６３・・・ゲート絶縁膜 ６４．６５・・・ソース、ドレイン ７０・・・層間絶縁膜 ７１・・・ビット線 ７２・・・第１のワード線 ７３・・・第２のワード線 代理人弁理士 中 村 純之助 督坏淀遠係敬（ｃｑ鶏− 矛３図 （ａ） （ｂ） ５シｌノコ〉酌ン化１１失 矛４図 シリコレＳ４こ酒しソ（？１笥） １’５図
Claims (1)
- 【特許請求の範囲】 １、シリコン酸化膜およびシリコン窒化膜を構成要素と
して含む多層絶縁膜を有する半導体装置において、上記
シリコン窒化膜の厚さが約８ｎｍ以下であることを特徴
とする半導体装置。 ２、上記シリコン窒化膜の厚さが約３ｎｍ以上であるこ
とを特徴とする特許請求の範囲第１項記載の半導体装置
。 ３、上記シリコン窒化膜を下層とし、上記シリコン酸化
膜を上層とすることを特徴とする特許請求の範囲第１項
記載の半導体装置。 ４、上記シリコン酸化膜が上記シリコン窒化膜の一部を
酸化した膜であることを特徴とする特許請求の範囲第１
項または第３項に記載の半導体装置。 ５、上記多層構造絶縁膜によって、容量素子の誘電体膜
が構成されていることを特徴とする特許請求の範囲第１
項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61207831A JP2723148B2 (ja) | 1986-09-05 | 1986-09-05 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61207831A JP2723148B2 (ja) | 1986-09-05 | 1986-09-05 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6364355A true JPS6364355A (ja) | 1988-03-22 |
| JP2723148B2 JP2723148B2 (ja) | 1998-03-09 |
Family
ID=16546237
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61207831A Expired - Lifetime JP2723148B2 (ja) | 1986-09-05 | 1986-09-05 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2723148B2 (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59161861A (ja) * | 1983-03-07 | 1984-09-12 | Hitachi Ltd | 半導体装置 |
| JPS6049662A (ja) * | 1983-08-29 | 1985-03-18 | Nec Corp | 半導体装置の製造方法 |
-
1986
- 1986-09-05 JP JP61207831A patent/JP2723148B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59161861A (ja) * | 1983-03-07 | 1984-09-12 | Hitachi Ltd | 半導体装置 |
| JPS6049662A (ja) * | 1983-08-29 | 1985-03-18 | Nec Corp | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2723148B2 (ja) | 1998-03-09 |
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