JPS6365262B2 - - Google Patents
Info
- Publication number
- JPS6365262B2 JPS6365262B2 JP57097536A JP9753682A JPS6365262B2 JP S6365262 B2 JPS6365262 B2 JP S6365262B2 JP 57097536 A JP57097536 A JP 57097536A JP 9753682 A JP9753682 A JP 9753682A JP S6365262 B2 JPS6365262 B2 JP S6365262B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- circuit
- digital
- carrier wave
- controlled oscillator
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L27/00—Modulated-carrier systems
- H04L27/18—Phase-modulated carrier systems, i.e. using phase-shift keying
- H04L27/22—Demodulator circuits; Receiver circuits
- H04L27/227—Demodulator circuits; Receiver circuits using coherent demodulation
- H04L27/2275—Demodulator circuits; Receiver circuits using coherent demodulation wherein the carrier recovery circuit uses the received modulated signals
- H04L27/2276—Demodulator circuits; Receiver circuits using coherent demodulation wherein the carrier recovery circuit uses the received modulated signals using frequency multiplication or harmonic tracking
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
Description
【発明の詳細な説明】
本発明は、デジタル変調信号より基準搬送波信
号を再生する搬送波再生回路に関し、特に、ルー
プ利得を適当に小さくすることができるデジタル
処理形搬送波再生回路に関するものである。
号を再生する搬送波再生回路に関し、特に、ルー
プ利得を適当に小さくすることができるデジタル
処理形搬送波再生回路に関するものである。
通常、デジタル変調波を復調するために、所要
Ｃ／Ｎの点ですぐれている同期検波方式が用いら
れるが、その際、基準搬送波を再生する搬送波再
生回路が必要となる。
Ｃ／Ｎの点ですぐれている同期検波方式が用いら
れるが、その際、基準搬送波を再生する搬送波再
生回路が必要となる。
この搬送波再生回路として、従来、種々の回路
構成のものが、提案されている。その１つとし
て、昭和52年度電子通信学会総合全国大会No.1845
「ベースバンド処理形搬送波同期回路を用いた
4PSK復調盤」に示されたデジタルコスタス形搬
送波同期回路がある。
構成のものが、提案されている。その１つとし
て、昭和52年度電子通信学会総合全国大会No.1845
「ベースバンド処理形搬送波同期回路を用いた
4PSK復調盤」に示されたデジタルコスタス形搬
送波同期回路がある。
この搬送波同期回路は、上記文献に記載されて
いるように主要回路にデジタルICを用いること
ができるので、回路規模を小さくでき、且つ高い
ループ利得を得ることができる利点を有してい
る。その反面、回路の主要性能がデジタルICの
性能に依存することになる。
いるように主要回路にデジタルICを用いること
ができるので、回路規模を小さくでき、且つ高い
ループ利得を得ることができる利点を有してい
る。その反面、回路の主要性能がデジタルICの
性能に依存することになる。
現在、市販されているデジタルICは多種にわ
たつており、それらはそれぞれ違つた論理レベル
を有しているが、その中には非常に高い雑音余裕
度（即ち“１”レベルと“０”レベルとの電電位
差が大きい。）を有したものがある。これはデジ
タルICとしては好ましい特性であるが、搬送波
再生回路に適用する場合には逆に欠点となる。即
ち、搬送波再生回路の特徴の１つは前述した如
く、高いループ利得であつたが、このループ利得
は使用するデジタルICの論理レベルに依存して
いる。そのため、前述した非常に高い雑音余裕度
を有するデジタルICを搬送波再生回路に適用し
た場合、ループ利得は極端に大きくなつてしま
い、そのままでは使用できず、何らかの手段で、
ループ利得を下げる必要がある。
たつており、それらはそれぞれ違つた論理レベル
を有しているが、その中には非常に高い雑音余裕
度（即ち“１”レベルと“０”レベルとの電電位
差が大きい。）を有したものがある。これはデジ
タルICとしては好ましい特性であるが、搬送波
再生回路に適用する場合には逆に欠点となる。即
ち、搬送波再生回路の特徴の１つは前述した如
く、高いループ利得であつたが、このループ利得
は使用するデジタルICの論理レベルに依存して
いる。そのため、前述した非常に高い雑音余裕度
を有するデジタルICを搬送波再生回路に適用し
た場合、ループ利得は極端に大きくなつてしま
い、そのままでは使用できず、何らかの手段で、
ループ利得を下げる必要がある。
本発明の目的はループ利得を適当な値に設定で
きるデジタルコスタス形搬送波再生回路を提供す
ることにある。
きるデジタルコスタス形搬送波再生回路を提供す
ることにある。
本発明によれば、デジタル変調信号より基準搬
送波信号を再生する搬送波再生回路において、制
御信号に応じて発振周波数が変化する電圧制御発
振器と、該電圧制御発振器の出力信号を基に前記
デジタル変調信号を直交位相検波する直交位相検
波器と、該直交位相検波器の出力信号をデジタル
的に逓倍するデジタル逓倍回路と、該デジタル逓
倍回路の出力信号と周期的な信号とを、各タイム
スロツト内において、所定の比率で交互に選択し
て出力する選択回路と、該選択回路の出力信号を
受け、前記周期的な信号を除去して前記電圧制御
発振器に前記制御信号を与える手段とを備え、上
記電圧制御発振器の出力信号として前記基準搬送
波信号が再生されることを特徴とする搬送波再生
回路が得られる。
送波信号を再生する搬送波再生回路において、制
御信号に応じて発振周波数が変化する電圧制御発
振器と、該電圧制御発振器の出力信号を基に前記
デジタル変調信号を直交位相検波する直交位相検
波器と、該直交位相検波器の出力信号をデジタル
的に逓倍するデジタル逓倍回路と、該デジタル逓
倍回路の出力信号と周期的な信号とを、各タイム
スロツト内において、所定の比率で交互に選択し
て出力する選択回路と、該選択回路の出力信号を
受け、前記周期的な信号を除去して前記電圧制御
発振器に前記制御信号を与える手段とを備え、上
記電圧制御発振器の出力信号として前記基準搬送
波信号が再生されることを特徴とする搬送波再生
回路が得られる。
次に本発明の実施例について図面を参照して説
明する。
明する。
第１図を参照すると、本発明の一実施例に係る
4PSK（Phase Shift Keying）用搬送波再生回路
が示されている。第１図において、１は直交位相
検波器、２はデジタル４逓倍回路、３は選択回
路、４は低域ろ波器、５は電圧制御発振器であ
る。
4PSK（Phase Shift Keying）用搬送波再生回路
が示されている。第１図において、１は直交位相
検波器、２はデジタル４逓倍回路、３は選択回
路、４は低域ろ波器、５は電圧制御発振器であ
る。
第１図中、選択回路３を除いた回路は従来のデ
ジタルコスタス形搬送波再生回路であるので、ま
ず従来回路について説明する。4PSK波である入
力信号INは、直交位相検波器１において、電圧
制御発振器５の出力である基準搬送波信号を基
に、直交検波され、復調信号Ｐ，Ｑとなる。次に
復調信号Ｐ，Ｑはデジタル４逓倍回路２にてデジ
タル演算処理される。そして、このデジタル４逓
倍回路２の出力には、２値のデジタル位相誤差信
号APCが得られる。そこで、デジタル４逓倍回
路２の出力を、ジツタ成分及び不要波を除去する
低域ろ波器４を介して、制御信号として電圧制御
発振器５に供給すれば、従来のデジタルコスタス
形搬送波再生回路として動作する。
ジタルコスタス形搬送波再生回路であるので、ま
ず従来回路について説明する。4PSK波である入
力信号INは、直交位相検波器１において、電圧
制御発振器５の出力である基準搬送波信号を基
に、直交検波され、復調信号Ｐ，Ｑとなる。次に
復調信号Ｐ，Ｑはデジタル４逓倍回路２にてデジ
タル演算処理される。そして、このデジタル４逓
倍回路２の出力には、２値のデジタル位相誤差信
号APCが得られる。そこで、デジタル４逓倍回
路２の出力を、ジツタ成分及び不要波を除去する
低域ろ波器４を介して、制御信号として電圧制御
発振器５に供給すれば、従来のデジタルコスタス
形搬送波再生回路として動作する。
さて、第１図における選択回路３は、本発明に
よつて追加された回路で、デジタルAPC信号と
クロツク信号（CLK信号）とを、各タイムスロ
ツト内において、ある比率で交互に選択し出力す
る機能を有し、これによつて、ループ利得を適当
に下げることが可能となる。
よつて追加された回路で、デジタルAPC信号と
クロツク信号（CLK信号）とを、各タイムスロ
ツト内において、ある比率で交互に選択し出力す
る機能を有し、これによつて、ループ利得を適当
に下げることが可能となる。
第２図は選択回路３の具体例で、６は1/2分周
回路、７は遅延回路、８は排他的論理和（EX−
OR）回路、９，１０はAND回路、１１はOR回
路である。又第３図は第２図の各部の信号波形を
示している。以下、第２図、第３図を用いて選択
回路３について説明する。
回路、７は遅延回路、８は排他的論理和（EX−
OR）回路、９，１０はAND回路、１１はOR回
路である。又第３図は第２図の各部の信号波形を
示している。以下、第２図、第３図を用いて選択
回路３について説明する。
波形APCなるデジタルAPC信号と遅延回路７
の出力である波形７１なるクロツク信号とが、９
〜１１で構成されるゲート回路によつて、T0な
る１タイムスロツト内において、T1対T2なる時
間比率で選択され、波形３１なる信号となり、
OR回路１１の出力信号即ち選択回路３の出力信
号となる。ここで、波形３１のうちAPC信号と
して寄与する期間はT1期間のみであり、T2期間
は何ら寄与しない。よつて、波形APCなるデジ
タルAPC信号がT2期間切り取られたことにより
ループ利得がT1／T1＋T2に圧縮されたことになる。
の出力である波形７１なるクロツク信号とが、９
〜１１で構成されるゲート回路によつて、T0な
る１タイムスロツト内において、T1対T2なる時
間比率で選択され、波形３１なる信号となり、
OR回路１１の出力信号即ち選択回路３の出力信
号となる。ここで、波形３１のうちAPC信号と
して寄与する期間はT1期間のみであり、T2期間
は何ら寄与しない。よつて、波形APCなるデジ
タルAPC信号がT2期間切り取られたことにより
ループ利得がT1／T1＋T2に圧縮されたことになる。
T2期間のCLK信号はAPC信号に対して不要波と
なるが、この信号は周期性であるため、低域ろ波
器４によつて除去される。９〜１１で構成される
ゲート回路を制御する波形８１なる信号はEX−
OR回路８より供給され、この信号８１はCLK信
号の1/2分周回路６の出力である波形６１と遅延
回路７の出力である波形７１とのEX−OR操作
によつて得られる。波形６１はクロツク信号
CLKを1/2分周回路６によつて1/2分周すること
によつて得られる。T1対T2の時間比率は、遅延
回路７の値を変化させることによつて自由に選ぶ
ことができる。
なるが、この信号は周期性であるため、低域ろ波
器４によつて除去される。９〜１１で構成される
ゲート回路を制御する波形８１なる信号はEX−
OR回路８より供給され、この信号８１はCLK信
号の1/2分周回路６の出力である波形６１と遅延
回路７の出力である波形７１とのEX−OR操作
によつて得られる。波形６１はクロツク信号
CLKを1/2分周回路６によつて1/2分周すること
によつて得られる。T1対T2の時間比率は、遅延
回路７の値を変化させることによつて自由に選ぶ
ことができる。
以上説明したように、本発明によれば、デジタ
ル逓倍回路の出力信号であるデジタル位相誤差信
号（デジタルAPC信号）を所定期間（第３図の
T2）切り取ることによつて、適当にループ利得
を下げることができる。又、本発明によれば、た
とえデジタル位相誤差信号が大きなジツタ成分を
有していたとしても、その部分を切取るように
（即ちT2期間に）設定することが可能であるの
で、デジタル位相誤差信号に許容されるジツタ成
分の量を大きくできる利点がある。言い換える
と、デジタル位相誤差信号を作成するデジタル逓
倍回路において、厳密なるタイミング合せが不要
となるので、設計時の自由度が大きくなる利点が
ある。
ル逓倍回路の出力信号であるデジタル位相誤差信
号（デジタルAPC信号）を所定期間（第３図の
T2）切り取ることによつて、適当にループ利得
を下げることができる。又、本発明によれば、た
とえデジタル位相誤差信号が大きなジツタ成分を
有していたとしても、その部分を切取るように
（即ちT2期間に）設定することが可能であるの
で、デジタル位相誤差信号に許容されるジツタ成
分の量を大きくできる利点がある。言い換える
と、デジタル位相誤差信号を作成するデジタル逓
倍回路において、厳密なるタイミング合せが不要
となるので、設計時の自由度が大きくなる利点が
ある。
なお、第２図、第３図の説明において、T2期
間にはクロツク信号（CLK）を挿入したが、こ
れに限られるものではなく、周期的な信号であれ
ばすべて適用可能である。又、以上の説明は
4PSK波に対する搬送波再生回路について行つた
が、本発明による搬送波再生回路はこれに限定さ
れることはなく、すべての多相変調方式あるいは
多値多相変調方式に適用可能である。
間にはクロツク信号（CLK）を挿入したが、こ
れに限られるものではなく、周期的な信号であれ
ばすべて適用可能である。又、以上の説明は
4PSK波に対する搬送波再生回路について行つた
が、本発明による搬送波再生回路はこれに限定さ
れることはなく、すべての多相変調方式あるいは
多値多相変調方式に適用可能である。
第１図は本発明の一実施例に係る4PSK用搬送
波再生回路を示すブロツク図、第２図は第１図の
選択回路３の具体的構成を示す回路図、第３図は
第２図の各部の信号波形を示すタイムチヤートで
ある。 図において、１は直交位相検波器、２はデジタ
ル４逓倍回路、３は選択回路、４は低域ろ波器、
５は電圧制御発振器、６は1/2分周回路、７は遅
延回路、８はEX−OR回路、９及び１０はAND
回路、１１はOR回路である。
波再生回路を示すブロツク図、第２図は第１図の
選択回路３の具体的構成を示す回路図、第３図は
第２図の各部の信号波形を示すタイムチヤートで
ある。 図において、１は直交位相検波器、２はデジタ
ル４逓倍回路、３は選択回路、４は低域ろ波器、
５は電圧制御発振器、６は1/2分周回路、７は遅
延回路、８はEX−OR回路、９及び１０はAND
回路、１１はOR回路である。
Claims (1)
- １ デジタル変調信号より基準搬送波信号を再生
する搬送波再生回路において、制御信号に応じて
発振周波数が変化する電圧制御発振器と、該電圧
制御発振器の出力信号を基に前記デジタル変調信
号を直交位相検波する直交位相検波器と、該直交
位相検波器の出力信号をデジタル的に逓倍するデ
ジタル逓倍回路と、該デジタル逓倍回路の出力信
号と周期的な信号とを、各タイムスロツト内にお
いて、所定の比率で交互に選択して出力する選択
回路と、該選択回路の出力信号を受け、前記周期
的な信号を除去して前記電圧制御発振器に前記制
御信号を与える手段とを備え、上記電圧制御発振
器の出力信号として前記基準搬送波信号が再生さ
れることを特徴とする搬送波再生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57097536A JPS58215155A (ja) | 1982-06-09 | 1982-06-09 | 搬送波再生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57097536A JPS58215155A (ja) | 1982-06-09 | 1982-06-09 | 搬送波再生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58215155A JPS58215155A (ja) | 1983-12-14 |
| JPS6365262B2 true JPS6365262B2 (ja) | 1988-12-15 |
Family
ID=14194966
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57097536A Granted JPS58215155A (ja) | 1982-06-09 | 1982-06-09 | 搬送波再生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58215155A (ja) |
-
1982
- 1982-06-09 JP JP57097536A patent/JPS58215155A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58215155A (ja) | 1983-12-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0805560A2 (en) | Digital PLL circuit and initial setting method | |
| JPS62222745A (ja) | 復調装置 | |
| JPS58221548A (ja) | 位相同期回路 | |
| EP0252500A2 (en) | 8-Phase phase-shift keying demodulator | |
| JPS6365262B2 (ja) | ||
| US5850161A (en) | Digital FM demodulator using pulse generators | |
| JP2013126224A (ja) | クロックリカバリ回路、これを含むデジタル復調回路、クロックリカバリ方法及びこれを含むデジタル復調方法 | |
| JPS6362931B2 (ja) | ||
| JP3167341B2 (ja) | 連続位相変調信号復調回路 | |
| JP2748727B2 (ja) | 搬送波同期回路 | |
| JP3097582B2 (ja) | 周波数掃引回路 | |
| JP4260295B2 (ja) | 同期信号生成装置およびこれを用いた復調装置 | |
| JPS6347389B2 (ja) | ||
| JPH0637742A (ja) | クロック再生回路 | |
| JP2689806B2 (ja) | 同期型スペクトル拡散変調波の復調装置 | |
| JP3008659B2 (ja) | Ｃｍｉ符号信号のクロック抽出回路 | |
| JPS60189354A (ja) | 通信方式 | |
| JP3503745B2 (ja) | 準同期検波方式による復調器 | |
| JPH0467382B2 (ja) | ||
| JPH02117247A (ja) | 位相変調波のディジタル復調回路 | |
| JPS59183565A (ja) | デ−タ・クロツク同期回路 | |
| JPH08149046A (ja) | スペクトラム拡散受信装置 | |
| JPH05227121A (ja) | 同期型スペクトル拡散変調復調装置 | |
| JPH0423458B2 (ja) | ||
| JPH03135252A (ja) | 同期検波回路 |