JPS6365796A - ダイヤルパルス受信回路 - Google Patents
ダイヤルパルス受信回路Info
- Publication number
- JPS6365796A JPS6365796A JP21018386A JP21018386A JPS6365796A JP S6365796 A JPS6365796 A JP S6365796A JP 21018386 A JP21018386 A JP 21018386A JP 21018386 A JP21018386 A JP 21018386A JP S6365796 A JPS6365796 A JP S6365796A
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- JP
- Japan
- Prior art keywords
- counter
- dial pulse
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- output
- dial
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- Pending
Links
- 238000005070 sampling Methods 0.000 claims abstract description 13
- 238000010586 diagram Methods 0.000 description 4
- 230000006870 function Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はダイヤルパルス受信回路に関し、特に桁間判別
回路に関する。
回路に関する。
第３図はダイヤルパルス受信回路の従来例のブロック図
である。
である。
このダイヤルパルス受信回路は、ダイヤルパルス（Ｄｐ
）情報を一定周期で走査し、“Ｏ”または°１”を判別
するＤＰ倍信号判別１１と、前周期の走査情報ＬＬ、桁
間識別情報ＡＰ、前周期の桁間識別情報ＡＰＬＬ、パル
スカウント情報ＰＣを記憶する記憶装置１２と、ダイヤ
ルパルスの桁間を判別するＤＰ判定論理部１３と、ダイ
ヤル数を計数する計数部１４から構成されている。
）情報を一定周期で走査し、“Ｏ”または°１”を判別
するＤＰ倍信号判別１１と、前周期の走査情報ＬＬ、桁
間識別情報ＡＰ、前周期の桁間識別情報ＡＰＬＬ、パル
スカウント情報ＰＣを記憶する記憶装置１２と、ダイヤ
ルパルスの桁間を判別するＤＰ判定論理部１３と、ダイ
ヤル数を計数する計数部１４から構成されている。
ＯＰ倍信号判別１１においてＤＰ入力情報を一定周期（
ＩＯＰＰＳの場合は８ ｍ５ｅｃ毎）で走査し状態変化
の検出を行なう、変化が有った場合に桁間識別情報ＡＰ
の値は°°ｌ”となり、桁間識別情報ＡＰは９６ｍ５ｅ
ｃ毎にリセットされる。 ＡＰの値は記憶袋２ｉ１２に
記憶される。 ＤＰ判定論理部１３において記憶装置１
２に記憶されたＡＰとＡＰＬＬとから桁間を判定する０
桁間識別情報ＡＰをリセットする直前の値がＡＰ＝Ｏ１
ＡＰＬＬ＝１であれば９８ｍ５ｅｃの間ダイヤルパルス
に変化がなかったことになり桁間と判定する。
ＩＯＰＰＳの場合は８ ｍ５ｅｃ毎）で走査し状態変化
の検出を行なう、変化が有った場合に桁間識別情報ＡＰ
の値は°°ｌ”となり、桁間識別情報ＡＰは９６ｍ５ｅ
ｃ毎にリセットされる。 ＡＰの値は記憶袋２ｉ１２に
記憶される。 ＤＰ判定論理部１３において記憶装置１
２に記憶されたＡＰとＡＰＬＬとから桁間を判定する０
桁間識別情報ＡＰをリセットする直前の値がＡＰ＝Ｏ１
ＡＰＬＬ＝１であれば９８ｍ５ｅｃの間ダイヤルパルス
に変化がなかったことになり桁間と判定する。
第４図は上述したダイヤルパルス受信回路の動作例を示
している。
している。
上述した従来のダイヤルパルス受信回路は、１０ＰＰＳ
または２０ＰＰＳの速度のパルスに対しての固定的な受
信回路であり、今後３０ＰＰＳまたは４０ＰＰＳといっ
た高速のダイヤルパルスが要求された場合。
または２０ＰＰＳの速度のパルスに対しての固定的な受
信回路であり、今後３０ＰＰＳまたは４０ＰＰＳといっ
た高速のダイヤルパルスが要求された場合。
ハードウェア的な変更量が大きくかなり困難であるとい
う欠点がある。
う欠点がある。
本発明のダイヤルパルス受信回路は、
ダイヤルパルス入力をサンプリングクロックにより記憶
する第１の記憶装置と。
する第１の記憶装置と。
ダイヤルパルスをサンプリングクロックにより第１の記
憶装置よりもｌサンプし゛ングクロック遅れて記憶する
第２の記憶装置と、 第１の記憶装置の出力が“ＯＮのときにリセットされ、
“１”のときはカウントアツプし、ある値以上になると
キャリーアウト信号を出力する第１の計数器と、 第１の記憶装置の反転出力と第２の記憶装置の出力の論
理積をとる第１のゲート回路と、第１の計数器のキャリ
ーアウト信号によりリセットされ、第１のゲート回路の
出力によりカウントアツプする第２の計数器と、 第１の計数器のキャリーアウト信号により第２の計数器
の計数値であるダイヤル数を出力する第２のゲート回路
を有する。
憶装置よりもｌサンプし゛ングクロック遅れて記憶する
第２の記憶装置と、 第１の記憶装置の出力が“ＯＮのときにリセットされ、
“１”のときはカウントアツプし、ある値以上になると
キャリーアウト信号を出力する第１の計数器と、 第１の記憶装置の反転出力と第２の記憶装置の出力の論
理積をとる第１のゲート回路と、第１の計数器のキャリ
ーアウト信号によりリセットされ、第１のゲート回路の
出力によりカウントアツプする第２の計数器と、 第１の計数器のキャリーアウト信号により第２の計数器
の計数値であるダイヤル数を出力する第２のゲート回路
を有する。
第１の計数器からキャリーアウト信号が出力されること
によりダイヤルパルスの桁間が判定される。このように
、記憶装置と計数器とゲート回路とを組合せてダイヤル
パルス受信回路を構成することにより、将来、３０ＰＰ
Ｓまたは４ＱＰＰＳの高速のダイヤルパルスが要求され
た場合に内部クロックを変えるだけで容易に対応できる
。
によりダイヤルパルスの桁間が判定される。このように
、記憶装置と計数器とゲート回路とを組合せてダイヤル
パルス受信回路を構成することにより、将来、３０ＰＰ
Ｓまたは４ＱＰＰＳの高速のダイヤルパルスが要求され
た場合に内部クロックを変えるだけで容易に対応できる
。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明のダイヤルパルス受信回路ノー実施例の
ブロック図、第２図はそのタイムチャートである。
ブロック図、第２図はそのタイムチャートである。
記憶装置１ （Ｄ形フリップフロップ）は任意ノ時刻１
．におけるＤＰ入カフをサンプリングクロック９により
ラッチする。記憶装置３ （Ｄ形フリップフロップ）は
記憶装置１の出力、つまり任意の時刻ｔ１より以前の時
刻ｔｏにおけるＤＰ入カフをサンプリングクロック９に
よりラッチする。計数器２はカウントアツプクロック８
により動作し、記ｔα装置１の出力が“Ｏ”の時にリセ
ットされ、“１″の時は順次カウントアツプし、ある値
以上になるとキャリーアウト信号１０を出力する。アン
ドゲート４は記憶装置１と記憶装置３の出力を処理する
論理ゲートで、記憶装置１の出力（時刻を−こおけるＤ
Ｐ入力情報）が“０”で、記憶装置３の出力（時刻ｔｏ
におけるＵＰ入力情報）が“１”の時に“１′°を出力
する。計数器５は計数器２のキャリーアウト信号１０に
よりリセットされ、アンドゲート４の出力によりカウン
トアツプする。アンドゲート６は計数器５の出力をキャ
リーアウト信号１０により出力する。
．におけるＤＰ入カフをサンプリングクロック９により
ラッチする。記憶装置３ （Ｄ形フリップフロップ）は
記憶装置１の出力、つまり任意の時刻ｔ１より以前の時
刻ｔｏにおけるＤＰ入カフをサンプリングクロック９に
よりラッチする。計数器２はカウントアツプクロック８
により動作し、記ｔα装置１の出力が“Ｏ”の時にリセ
ットされ、“１″の時は順次カウントアツプし、ある値
以上になるとキャリーアウト信号１０を出力する。アン
ドゲート４は記憶装置１と記憶装置３の出力を処理する
論理ゲートで、記憶装置１の出力（時刻を−こおけるＤ
Ｐ入力情報）が“０”で、記憶装置３の出力（時刻ｔｏ
におけるＵＰ入力情報）が“１”の時に“１′°を出力
する。計数器５は計数器２のキャリーアウト信号１０に
よりリセットされ、アンドゲート４の出力によりカウン
トアツプする。アンドゲート６は計数器５の出力をキャ
リーアウト信号１０により出力する。
なお、ＤＰ入カフのオン状態の時間ＴＯＮ、オフ状態の
時間Ｔｏｐｐは ｌ０ＰＰＳの場合、それぞれ６７（ｍ
ｓｅｃ）、３３（ｍｓｅｃ）である。
時間Ｔｏｐｐは ｌ０ＰＰＳの場合、それぞれ６７（ｍ
ｓｅｃ）、３３（ｍｓｅｃ）である。
次に、本実施例の動作を第２図により説明する。
サンプリングクロック９により記憶装置１．３は動作し
、出力Ｑは図のようになる。アンドゲート４の出力は、
ＤＰ入カフが“ｌ”→“０″に変化した時に“ｌ”とな
る、このアンドゲート４の出力により計数器５はカウン
トアツプされる。そして、ＤＰ入カフの値が°゛ｌ”で
、ある時間Ｔだけ経過した場合（桁間）、計数器２から
キャリーアウト信号ＩＯが出力され、アンドゲート６か
ら計数器５の計数結果であるダイヤル数が出力される。
、出力Ｑは図のようになる。アンドゲート４の出力は、
ＤＰ入カフが“ｌ”→“０″に変化した時に“ｌ”とな
る、このアンドゲート４の出力により計数器５はカウン
トアツプされる。そして、ＤＰ入カフの値が°゛ｌ”で
、ある時間Ｔだけ経過した場合（桁間）、計数器２から
キャリーアウト信号ＩＯが出力され、アンドゲート６か
ら計数器５の計数結果であるダイヤル数が出力される。
以上の説明はｔｏｐｐｓの場合であるが、２０ＰＰＳ、
３０ＰＰＳ 、 ４０ＰｐＳの場合もカウントアツプク
ロック８とサンプリングクロック９を変化させることで
同様の動作が可能である。また、本説明は１人力に関す
るもので、多重処理を行なう場合はメモリを使用するこ
とで対応することができる。
３０ＰＰＳ 、 ４０ＰｐＳの場合もカウントアツプク
ロック８とサンプリングクロック９を変化させることで
同様の動作が可能である。また、本説明は１人力に関す
るもので、多重処理を行なう場合はメモリを使用するこ
とで対応することができる。
以上説明したように本発明は、記憶装置と計数器とゲー
ト回路とを組合せてダイヤルパルス受信回路を構成する
ことにより、将来、３０ＰＰＳまたは４０ＰＰＳの高速
のダイヤルパルスが要求された場合に内部クロックを変
えるだけで容易に対応でき、また本発明のダイヤルパル
ス受信回路を用いて、発呼検出後、電話機のダイヤルパ
ルス速度を区別する信号を加入者側から送出するように
し、その信号により内部クロックを選択すれば同時にダ
イヤルパルス速度の異なる加入者に対しサービスするこ
とも可能であり、以上のことからダイヤルパルス電話機
のダイヤル速度、再ダイヤル機能の高速化を可能とする
効果がある。
ト回路とを組合せてダイヤルパルス受信回路を構成する
ことにより、将来、３０ＰＰＳまたは４０ＰＰＳの高速
のダイヤルパルスが要求された場合に内部クロックを変
えるだけで容易に対応でき、また本発明のダイヤルパル
ス受信回路を用いて、発呼検出後、電話機のダイヤルパ
ルス速度を区別する信号を加入者側から送出するように
し、その信号により内部クロックを選択すれば同時にダ
イヤルパルス速度の異なる加入者に対しサービスするこ
とも可能であり、以上のことからダイヤルパルス電話機
のダイヤル速度、再ダイヤル機能の高速化を可能とする
効果がある。
第１図は本発明のダイヤルパルス受信回路の一実施例の
ブロック図、第２図は第１図の実施例の動作を示すタイ
ムチャート、第３図は従来例のブロック図、第４図は第
３図の従来のダイヤルパルス受信回路の動作を示すフロ
ーチャートである。 １．３・・・記憶装置、 ２．５・・・計数器、 ４．６・・・アンドゲート。 ７・・・ＤＰ大入力 ８・・・カウントアツプクロツタ、 ９・・・サンプリングクロック。 １０・・・キャリーアウト信号。 特許出願人 ８本電気株式会ネ上、。）代 理 人
弁理士 内 原 晋１′ゴ５／〈−ン
ブロック図、第２図は第１図の実施例の動作を示すタイ
ムチャート、第３図は従来例のブロック図、第４図は第
３図の従来のダイヤルパルス受信回路の動作を示すフロ
ーチャートである。 １．３・・・記憶装置、 ２．５・・・計数器、 ４．６・・・アンドゲート。 ７・・・ＤＰ大入力 ８・・・カウントアツプクロツタ、 ９・・・サンプリングクロック。 １０・・・キャリーアウト信号。 特許出願人 ８本電気株式会ネ上、。）代 理 人
弁理士 内 原 晋１′ゴ５／〈−ン
Claims (1)
- 【特許請求の範囲】 ダイヤルパルス入力をサンプリングクロックにより記憶
する第１の記憶装置と、 ダイヤルパルスをサンプリングクロックにより第１の記
憶装置よりも１サンプリングクロック遅れて記憶する第
２の記憶装置と、 第１の記憶装置の出力が“０”のときにリセットされ、
“１”のときはカウントアップし、ある値以上になると
キャリーアウト信号を出力する第１の計数器と、 第１の記憶装置の反転出力と第２の記憶装置の出力の論
理積をとる第１のゲート回路と、 第１の計数器のキャリーアウト信号によりリセットされ
、第１のゲート回路の出力によりカウントアップする第
２の計数器と、 第１の計数器のキャリーアウト信号により第２の計数器
の計数値であるダイヤル数を出力する第２のゲート回路
を有するダイヤルパルス受信回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21018386A JPS6365796A (ja) | 1986-09-05 | 1986-09-05 | ダイヤルパルス受信回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21018386A JPS6365796A (ja) | 1986-09-05 | 1986-09-05 | ダイヤルパルス受信回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6365796A true JPS6365796A (ja) | 1988-03-24 |
Family
ID=16585157
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21018386A Pending JPS6365796A (ja) | 1986-09-05 | 1986-09-05 | ダイヤルパルス受信回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6365796A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60126489A (ja) * | 1983-12-14 | 1985-07-05 | 日本基礎技術株式会社 | ボーリングマシン |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54120510A (en) * | 1978-03-13 | 1979-09-19 | Nec Corp | Receiver circuit for dial number |
| JPS59133793A (ja) * | 1983-01-21 | 1984-08-01 | Fujitsu Ltd | ダイヤルパルス受信装置 |
-
1986
- 1986-09-05 JP JP21018386A patent/JPS6365796A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54120510A (en) * | 1978-03-13 | 1979-09-19 | Nec Corp | Receiver circuit for dial number |
| JPS59133793A (ja) * | 1983-01-21 | 1984-08-01 | Fujitsu Ltd | ダイヤルパルス受信装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60126489A (ja) * | 1983-12-14 | 1985-07-05 | 日本基礎技術株式会社 | ボーリングマシン |
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