JPS6366424B2 - - Google Patents
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- Publication number
- JPS6366424B2 JPS6366424B2 JP56098363A JP9836381A JPS6366424B2 JP S6366424 B2 JPS6366424 B2 JP S6366424B2 JP 56098363 A JP56098363 A JP 56098363A JP 9836381 A JP9836381 A JP 9836381A JP S6366424 B2 JPS6366424 B2 JP S6366424B2
- Authority
- JP
- Japan
- Prior art keywords
- wiring pattern
- route
- fixed segment
- wiring
- fixed
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/39—Circuit design at the physical level
- G06F30/394—Routing
- G06F30/3953—Routing detailed
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- Geometry (AREA)
- Evolutionary Computation (AREA)
- General Physics & Mathematics (AREA)
- Computer Networks & Wireless Communication (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明は、セグメント固定型LSIすなわち特定
層にセグメントを固定的に設けた形式の多層LSI
の配線パターン作成処理方法に関する。
層にセグメントを固定的に設けた形式の多層LSI
の配線パターン作成処理方法に関する。
近年、LSI（大規模集積回路）の製造コストの
消減および製造期間の短縮を図るために、多層
LSIの特定層に基本ゲート回路、端子、独立セグ
メント（端子から遊離しているセグメント）を固
定させておき、他の配線層において特定層の端子
またはセグメント上のスルーホールの間の配線を
行うことにより所望の論理回路を実現するマスタ
ースライス方式のLSIが一般に使用されている。
消減および製造期間の短縮を図るために、多層
LSIの特定層に基本ゲート回路、端子、独立セグ
メント（端子から遊離しているセグメント）を固
定させておき、他の配線層において特定層の端子
またはセグメント上のスルーホールの間の配線を
行うことにより所望の論理回路を実現するマスタ
ースライス方式のLSIが一般に使用されている。
この方式のLSIの配線処理を行う場合に、まず
第１に、固定層のセグメントをいかにして無駄な
く有効に使用するかということが考慮される。す
なわち、固定層のセグメントを有効に利用するこ
とにより、自由配線層の自由度が増し、それだけ
未接続の区間が発生する危険性が減少することに
なる。従つて、従来の自由配線パターン作成処理
は、前記の固定セグメントの有効な利用という観
点から行われていた。ところで、固定セグメント
は、通常、配線の都合上両端点のみならずセグメ
ントの途中にもスルーホールが設けられている。
そのため、すべての固定セグメントが両端点を介
してパターンを形成しているわけではなく、セグ
メントの途中のスルーホールを介して接続してい
るセグメントも存在する。
第１に、固定層のセグメントをいかにして無駄な
く有効に使用するかということが考慮される。す
なわち、固定層のセグメントを有効に利用するこ
とにより、自由配線層の自由度が増し、それだけ
未接続の区間が発生する危険性が減少することに
なる。従つて、従来の自由配線パターン作成処理
は、前記の固定セグメントの有効な利用という観
点から行われていた。ところで、固定セグメント
は、通常、配線の都合上両端点のみならずセグメ
ントの途中にもスルーホールが設けられている。
そのため、すべての固定セグメントが両端点を介
してパターンを形成しているわけではなく、セグ
メントの途中のスルーホールを介して接続してい
るセグメントも存在する。
このように、セグメントの途中のスルーホール
を介してパターンを形成しているセグメントは、
その一部または全部がパターン形成上冗長であ
り、それだけ、回路の電気特性を劣化させること
になる。このように、従来の配線パターン作成処
理においては、電気的に好ましくないパターンが
生じるという問題がある。
を介してパターンを形成しているセグメントは、
その一部または全部がパターン形成上冗長であ
り、それだけ、回路の電気特性を劣化させること
になる。このように、従来の配線パターン作成処
理においては、電気的に好ましくないパターンが
生じるという問題がある。
本発明の主な目的は、前記の従来形の問題点に
かんがみ、セグメント固定型LSIの配線パターン
の作成において、電気的特性の劣るパターンをよ
り良好なパターンに変更することにより、LSIの
配線パターンの電気的特性を向上させる方法を提
供することにある。
かんがみ、セグメント固定型LSIの配線パターン
の作成において、電気的特性の劣るパターンをよ
り良好なパターンに変更することにより、LSIの
配線パターンの電気的特性を向上させる方法を提
供することにある。
本発明によれば、セグメント固定型LSIの配線
パターン作成処理方法であつて、配線パターンに
おいて冗長部を有する固定セグメントを検出する
工程と、該検出された固定セグメントを介するル
ートと異なるルートを、自由配線層において発見
する工程と、該検出された固定セグメントを介す
るルートと該発見されたルートとの電気的特性を
比較する工程と、該比較する工程において比較し
た結果に基いて、前記検出された固定セグメント
を介するルートを前記配線パターンから除去し、
該発見されたルートを前記自由配線層の配線パタ
ーンに埋め込む工程、とを有することを特徴とす
る、セグメント固定型LSIの配線パターン作成処
理方法、 が提供される。
パターン作成処理方法であつて、配線パターンに
おいて冗長部を有する固定セグメントを検出する
工程と、該検出された固定セグメントを介するル
ートと異なるルートを、自由配線層において発見
する工程と、該検出された固定セグメントを介す
るルートと該発見されたルートとの電気的特性を
比較する工程と、該比較する工程において比較し
た結果に基いて、前記検出された固定セグメント
を介するルートを前記配線パターンから除去し、
該発見されたルートを前記自由配線層の配線パタ
ーンに埋め込む工程、とを有することを特徴とす
る、セグメント固定型LSIの配線パターン作成処
理方法、 が提供される。
本発明の一実施例としてのセグメント固定型
LSIの配線パターン作成処理方法が、第１図、第
２図、第３図を用いて以下に説明される。第１図
は、従来の方式により作成された配線パターンを
示し、第２図は本発明の配線パターン作成処理方
法を用いて改良された配線パターンを示す。ま
た、第３図は、本発明による配線パターン作成処
理方法における動作手順を示す。
LSIの配線パターン作成処理方法が、第１図、第
２図、第３図を用いて以下に説明される。第１図
は、従来の方式により作成された配線パターンを
示し、第２図は本発明の配線パターン作成処理方
法を用いて改良された配線パターンを示す。ま
た、第３図は、本発明による配線パターン作成処
理方法における動作手順を示す。
第１図における配線パターンは、端子Ａと端子
Ｂを接続するルート、および、端子Ｃと端子Ｄを
接続するルートから成つている。第１図におい
て、１１，１２，１３，１４は固定層に設けられ
た固定セグメントであり、２１，２２，２３，２
４，２５，２６は自由配線層におけるパターンで
あり、３１，３２，３３は、未使用端子等の配線
障害物である。固定セグメント１１には、スルー
ホール１１１，１１２，１１３，１１４が設けら
れ、固定セグメント１２にはスルーホール１２
１，１２２，１２３，１２４が設けられ、固定セ
グメント１３にはスルーホール１３１，１３２，
１３３，１３４が、固定セグメント１４にはスル
ーホール１４１，１４２，１４３，１４４がそれ
ぞれ設けられている。
Ｂを接続するルート、および、端子Ｃと端子Ｄを
接続するルートから成つている。第１図におい
て、１１，１２，１３，１４は固定層に設けられ
た固定セグメントであり、２１，２２，２３，２
４，２５，２６は自由配線層におけるパターンで
あり、３１，３２，３３は、未使用端子等の配線
障害物である。固定セグメント１１には、スルー
ホール１１１，１１２，１１３，１１４が設けら
れ、固定セグメント１２にはスルーホール１２
１，１２２，１２３，１２４が設けられ、固定セ
グメント１３にはスルーホール１３１，１３２，
１３３，１３４が、固定セグメント１４にはスル
ーホール１４１，１４２，１４３，１４４がそれ
ぞれ設けられている。
第１図の配線パターンにおいて、端子Ａと端子
Ｂは、自由配線層において障害物３１，３２等に
より直接接続することができないために、端子Ａ
から自由配線層のパターン２１を介してスルーホ
ール１１２に接続され、固定セグメント１１を通
してスルーホール１１４から再び自由配線層のパ
ターン２２を介してスルーホール１２１に接続さ
れ、さらにセグメント１２を通してスルーホール
１２４から自由配線層のパターン２３を介して端
子Ｂに接続される。前記の端子Ａから端子Ｂに到
るルートにおいて、固定セグメント１１のスルー
ホール１１１と１１２の間の部分は、接続経路に
含まれない冗長部となつている。また、端子Ｃと
端子Ｄを接続するルートにおいては、固定セグメ
ント１３の全部が接続経路における冗長部となつ
ている。
Ｂは、自由配線層において障害物３１，３２等に
より直接接続することができないために、端子Ａ
から自由配線層のパターン２１を介してスルーホ
ール１１２に接続され、固定セグメント１１を通
してスルーホール１１４から再び自由配線層のパ
ターン２２を介してスルーホール１２１に接続さ
れ、さらにセグメント１２を通してスルーホール
１２４から自由配線層のパターン２３を介して端
子Ｂに接続される。前記の端子Ａから端子Ｂに到
るルートにおいて、固定セグメント１１のスルー
ホール１１１と１１２の間の部分は、接続経路に
含まれない冗長部となつている。また、端子Ｃと
端子Ｄを接続するルートにおいては、固定セグメ
ント１３の全部が接続経路における冗長部となつ
ている。
本発明による配線パターン作成処理方法におい
ては、前述したような固定セグメントの冗長部を
除去するために、すべての配線処理の終了後には
もはや自由配線層の自由度を考慮することなく自
由配線層のあらゆる空きトレースを利用すること
ができる。
ては、前述したような固定セグメントの冗長部を
除去するために、すべての配線処理の終了後には
もはや自由配線層の自由度を考慮することなく自
由配線層のあらゆる空きトレースを利用すること
ができる。
第１図の配線パターンは、前記の本発明の原理
に基づいて、第２図の配線パターンに変更され得
る。第２図の配線パターンにおいては、第１図の
端子Ａから端子Ｂに到るルートにおける冗長部を
有する固定セグメント１１に接続される自由配線
上のパターン２１および２２が取除かれ、代わり
に端子Ａを固定セグメント１２の端部のスルーホ
ール１２１に接続するパターン４１が自由配線層
上に設けられている。また端子Ｃと端子Ｄを接続
するルートにおいても、冗長部を有する固定セグ
メント１３に接続されるパターン２４，２５が取
除かれ、新しいパターン４２が設けられている。
第２図の配線パターンは、第１図の配線パターン
に比べて、総メタル容量および介在するスルーホ
ールの数が減少しており、明らかに電気的特性が
改良されている。
に基づいて、第２図の配線パターンに変更され得
る。第２図の配線パターンにおいては、第１図の
端子Ａから端子Ｂに到るルートにおける冗長部を
有する固定セグメント１１に接続される自由配線
上のパターン２１および２２が取除かれ、代わり
に端子Ａを固定セグメント１２の端部のスルーホ
ール１２１に接続するパターン４１が自由配線層
上に設けられている。また端子Ｃと端子Ｄを接続
するルートにおいても、冗長部を有する固定セグ
メント１３に接続されるパターン２４，２５が取
除かれ、新しいパターン４２が設けられている。
第２図の配線パターンは、第１図の配線パターン
に比べて、総メタル容量および介在するスルーホ
ールの数が減少しており、明らかに電気的特性が
改良されている。
本発明による配線パターン作成処理方法を実行
する手段が第３図を用いて以下に説明される。第
３図の処理手順の開始時においては、従来形のセ
グメント固定型LSIの配線パターンがデータとし
て入力されているものとする。
する手段が第３図を用いて以下に説明される。第
３図の処理手順の開始時においては、従来形のセ
グメント固定型LSIの配線パターンがデータとし
て入力されているものとする。
本発明による配線パターン作成処理において
は、第１に、従来形の配線パターン中から、冗長
部を有する固定セグメントを検出する工程１によ
りそのような固定セグメントが存在するか否かが
調べられる。もし、そのような固定セグメントが
存在しない場合は、配線処理は終了する。検出さ
れた固定セグメントが検出された場合は、その固
定セグメントを介するルートに代わる異なるルー
トを自由配線層において実現できるか否かが工程
２により探求される。別のルートが発見されない
場合は、第３図に示されるように、工程１に戻つ
て配線パターンの未処理の部分についての処理が
続行される。
は、第１に、従来形の配線パターン中から、冗長
部を有する固定セグメントを検出する工程１によ
りそのような固定セグメントが存在するか否かが
調べられる。もし、そのような固定セグメントが
存在しない場合は、配線処理は終了する。検出さ
れた固定セグメントが検出された場合は、その固
定セグメントを介するルートに代わる異なるルー
トを自由配線層において実現できるか否かが工程
２により探求される。別のルートが発見されない
場合は、第３図に示されるように、工程１に戻つ
て配線パターンの未処理の部分についての処理が
続行される。
工程２により、検出された固定セグメントを介
するルートと異なる新しいルートが発見された場
合には、新しいルートと元のルートとの電気特性
の比較が工程３により実行される。
するルートと異なる新しいルートが発見された場
合には、新しいルートと元のルートとの電気特性
の比較が工程３により実行される。
新ルートの電気特性が旧ルートと同程度かそれ
以下である場合には再び工程１に戻つて未処理の
部分についての配線処理が行われる。新ルートに
より電気特性が改善される場合は、工程４によ
り、電気特性を比較する工程において比較した結
果に基いて、前記検出された固定セグメントを介
するルートを前記配線パターンから除去し、発見
されたルートを前記自由配線層の配線パターンに
埋め込まれる。
以下である場合には再び工程１に戻つて未処理の
部分についての配線処理が行われる。新ルートに
より電気特性が改善される場合は、工程４によ
り、電気特性を比較する工程において比較した結
果に基いて、前記検出された固定セグメントを介
するルートを前記配線パターンから除去し、発見
されたルートを前記自由配線層の配線パターンに
埋め込まれる。
以後、再び工程１に戻つて、未処理の部分につ
いて同様の処理が繰返される。冗長部を有する固
定セグメントが新たに検出されることがなくなつ
たときに、処理が終了する。このようにして、
LSIの配線パターンにおける電気的に好ましくな
い部分が消滅していく。
いて同様の処理が繰返される。冗長部を有する固
定セグメントが新たに検出されることがなくなつ
たときに、処理が終了する。このようにして、
LSIの配線パターンにおける電気的に好ましくな
い部分が消滅していく。
本発明によれば、セグメント固定型LSIの配線
パターン作成処理において、電気的特性の劣るパ
ターンを良好なパターンに変更することができ、
それによりLSIの配線パターンの電気的特性を向
上させることができる。
パターン作成処理において、電気的特性の劣るパ
ターンを良好なパターンに変更することができ、
それによりLSIの配線パターンの電気的特性を向
上させることができる。
第１図は、従来形の配線パターン作成処理方法
によるセグメント固定型LSIの配線パターンを示
す図、第２図は、本発明による配線パターン作成
処理方法を用いた場合のセグメント固定型LSIの
配線パターンを示す図、第３図は、本発明による
セグメント固定形LSIの配線パターン作成処理方
法における処理手順を示す図である。 （符号の説明） Ａ，Ｂ，Ｃ，Ｄ…端子、１
１，１２，１３，１４…固定セグメント、１１
１，１１２，１１３，１１４，１２１，１２２，
１２３，１２４，１３１，１３２，１３３，１３
４，１４１，１４２，１４３，１４４…スルーホ
ール、２１，２２，２３，２４，２５，２６，４
１，４２…自由配線層のパターン、３１，３２，
３３…配線障害物。
によるセグメント固定型LSIの配線パターンを示
す図、第２図は、本発明による配線パターン作成
処理方法を用いた場合のセグメント固定型LSIの
配線パターンを示す図、第３図は、本発明による
セグメント固定形LSIの配線パターン作成処理方
法における処理手順を示す図である。 （符号の説明） Ａ，Ｂ，Ｃ，Ｄ…端子、１
１，１２，１３，１４…固定セグメント、１１
１，１１２，１１３，１１４，１２１，１２２，
１２３，１２４，１３１，１３２，１３３，１３
４，１４１，１４２，１４３，１４４…スルーホ
ール、２１，２２，２３，２４，２５，２６，４
１，４２…自由配線層のパターン、３１，３２，
３３…配線障害物。
Claims (1)
- 【特許請求の範囲】 １ セグメント固定型LSIの配線パターン作成処
理方法であつて、 配線パターンにおいて冗長部を有する固定セグ
メントを検出する工程と、 該検出された固定セグメントを介するルートと
異なるルートを、自由配線層において発見する工
程と、 該検出された固定セグメントを介するルートと
該発見されたルートとの電気的特性を比較する工
程と、 該比較する工程において比較した結果に基い
て、前記検出された固定セグメントを介するルー
トを前記配線パターンから除去し、該発見された
ルートを前記自由配線層の配線パターンに埋め込
む工程、 とを有することを特徴とする、セグメント固定型
LSIの配線パターン作成処理方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56098363A JPS582042A (ja) | 1981-06-26 | 1981-06-26 | セグメント固定型ｌｓｉの配線パターン作成処理方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56098363A JPS582042A (ja) | 1981-06-26 | 1981-06-26 | セグメント固定型ｌｓｉの配線パターン作成処理方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS582042A JPS582042A (ja) | 1983-01-07 |
| JPS6366424B2 true JPS6366424B2 (ja) | 1988-12-20 |
Family
ID=14217791
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56098363A Granted JPS582042A (ja) | 1981-06-26 | 1981-06-26 | セグメント固定型ｌｓｉの配線パターン作成処理方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS582042A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6057992A (ja) * | 1983-09-09 | 1985-04-03 | 株式会社日立製作所 | 回路素子の配置接続決定方法 |
-
1981
- 1981-06-26 JP JP56098363A patent/JPS582042A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS582042A (ja) | 1983-01-07 |
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