JPS6366792A - 半導体メモリ−用の交差接続した相補的ビット・ライン - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は半導体メモリーに関し、特に、相補的ビット・
ラインを用いる型式のメモリーにおけるノイズ干渉を減
少させる方法と装置とに関する。

（従来技術とその問題点） 内部及び外部で発生したノイズ信号に対する感受性の低
い半導体メモリーを開発する努力が続けられている。各
世代のメモリーのセル寸法が小さくなるに従って、記憶
されるディジタル１又は０を表わす電圧も小さくなる。

従って、メモリーの低レベル信号ラインにノイズ信号が
紛れ込むと、メモリーの信頼性に悪い影響を与える。

メモリー素子としてトロイダル磁気コアを使う周知のコ
ア・メモリーにおいては、ワイヤが小さなデータ信号を
伝送するが、磁気コア・アセンブリに入力端子及び出力
電力を運ぶビット・ライン・ワイヤ対をより合わせるこ
とによって電磁気的干渉を減少させていた。このように
して、望ましくない信号はビット・ラインの両方のワイ
ヤに同−強度で誘起される。その両方のワイヤに誘起さ
れた信号の振幅が同一であれば、磁気コアの状態が変化
した時、共通モードのノイズを伴なっていても、差動型
感知増幅器（ｓｅｎｓｅ　ａ＋ｎｐｌｉｆｉｅｒ　）は
、発生した小さなアナログ信号を容易に検出することが
できる。

現在はとんど唯−使われている半導体メモリーについて
は、誘起されたノイズ信号により生ずる問題はそう容易
に解決することはできない。金属又はポリシリコン伝導
ライン同士が数ミクロン程度しか離れていない場合には
、半導体メモリーにおける問題はもっと深刻である。こ
のような近接した信号ラインが、例えば５ボルトの論理
信号を運ぶ場合、その信号は、メモリーのビット・ライ
ン等の、他の信号ラインに容量的に結合されることがあ
る。メモリー読出し信号に対して極めて感度を高くする
と同時にビット・ライン上のノイズ信号に対する拒絶性
を高めるために、半導体メモリー感知増幅器は極めて複
雑化した。

チップ上の他の回路に接続された両方向データ及びアド
レス・バスを持つマイクロプロセッサ・チップにおいて
は、チップ上にあるマイクロプロセッサ・メモリーとの
ノイズ干渉の可能性が増大する。最近のマイクロプロセ
ッサ設計においては、表面下のレベルにメモリーを作り
、そのメモリーの上側にデータ又はアドレス・ラインを
作るのが有利である。データ・ビット・ラインをメモリ
ー人力に接続する見地からも、またメモリーの出力をデ
ータ・ラインに接続する見地からも、この事は有利であ
る。スペースも節約される。この種の構成は、データ又
はアドレス・ラインからメモリーのビット・ラインに望
ましくない電気信号を誘起する可能性を典型的に持って
いる。

このノイズ干渉の問題は、相補的ビット・ライン構成を
使うメモリー設計においては複雑である。

この型式のメモリーにおいては、セルにデータを書込む
ためにも、セルからデータを読出すためにも、セル毎に
２つの低レベル信号ビット・ラインが必要である。上側
の導体、又は相補的ビット・ラインに隣接する導体にお
ける高レベル論理信号遷移は、不釣合いな大きさでビッ
ト・ラインに容量的に結合される。この場合、差動感知
増幅器は、誘起されたノイズと、メモリー・セルから読
出された正当な信号とを区別することができない。

上記から判るように、メモリー・ビット・ラインに誘起
されたノイズ信号に関する感受性を減少させる半導体メ
モリー構造が必要である。これに関連して、ビット・ラ
インに誘起されたノイズ信号の効果を減少させる相補的
ビット・ライン構造が必要である。

（発明の概要） 本発明により、対応する従来技術の回路に伴なう欠点を
実質的に低減又は解消する相補的ビット・ライン・メモ
リー構造が開示される。本発明のメモリー構造によると
、金属又はポリシリコン伝導相補的ビット・ラインは、
望ましくない信号が誘起される可能性のある箇所で交差
される。分割又は区画メモリー設計においては、電気的
バランスの目的のために、メモリー・セル・セクション
間の１点で相補的ビット・ラインを交差させることが好
ましい。交差されると、相補的ビット・ラインは各々同
一のノイズ・ポテンシャルにさらされるので、ビット・
ライン対における望ましくないノイズ信号の差動レベル
が減少する。

相補的ビット・ラインの交差は、交差部材を第ルベル・
ポリシリコン伝導ラインとして形成することにより達成
される。細長いビット・ラインは、二酸化シリコンによ
りそのポリシリコン部材から絶縁された第２レベル、又
は上側金属導体として作られる。そのポリシリコン部材
を金属ビット・ラインの適切な端部に接続して交差ビッ
ト・ラインとするためにその二酸化シリコンを通して接
点を形成する。

本発明の他の技術的利点は、交差したビット・ラインと
関連して作動する交差接続したビット・ライン・プルア
ップ手段から成る。１ビツト・ラインは、他方のビット
・ラインを論理ハイレベルにすることのできるＰチャネ
ル・トランジスタを駆動する。同様に他方のビット・ラ
インはＰチャネル・トランジスタを通してその１ビツト
・ラインを引上げる（プルアップする）ように接続され
ている。それ故に、メモリー・セルの読出しにより１ビ
ツト・ラインが僅かに低い正にされる時に他方のビット
・ラインがプルアンプ手段により自動的に引上げられる
ように、メモリー・セル読出し動作に正電圧帰還を与え
る。この正帰還はセルの差動読出しの効果を強める。交
差した相補的対の両ビット・ラインに誘起された望まし
くない負の電圧も、交差Ｅｌしたプルアップ・トランジ
スタにより高電圧に戻されることによって抑圧される。

メモリーのコラム又はワード・ライン・セレクト部にお
いて、ビット・ラインと連列にＮチャネル・トランジス
タを用いることにより、メモリー・セルの雑音排除性を
更に強めることができる。

Ｎチャネル・トランジスタをビット・ラインにおけるコ
ラム・セレクト装置として用いることで、振幅がＮチャ
ネル・トランジスタの限界電圧より小さいノイズ信号は
、メモリーから読出された正当な信号とは解釈され得な
い。

他の特徴及び利点は、添付図面に示した本発明の好適な
実施例に関する以下の詳細な説明から明らかとなろう。

図面においては、同じ参照符号は企図を通じて同一の要
素を示す。

（実施例） 本発明の原理及び概念は図面の第１図を先ず参照するこ
とにより最も良く理解することができるが、この図には
、本発明を有利に実施することのできる適用例を示す。

単一のシリコン片に集積されたマイクロプロセッサ回路
１０は、マイクロプロセッサ１０の他の多くの回路に共
有されたデータ・バス１４に接続されたランダムアクセ
ス・メモリー１２を有する。メモリー１２は破線で図示
され、データ・バス１４を形成する数個の導体の下の集
積回路に形成されている。データ・バス１４は、現在の
マイクロプロセッサ設計では代表的な３２ビツト・バス
として示してあ為。

例示の目的で、算術論理ユニ７）（ＡＬＵ）１６をメモ
リー１２及び他のデータ通過回路１８に接続しである。

このメモリーは、データ・バス１４の導体２４に接続し
た入力２０と出力２２とを有する。データ・バス１４は
、通常の双方向型のバスでよく、これにはマイクロプロ
セッサ１０の他の多くの回路が接続されている。

デ、−タ・バス１４の導体は、立上がり及び立下がり遷
移に僅か数ナノ秒を要するだけの高速論理信号を伝える
。このように鋭い立ち上り及び立下り時間の電気信号で
あるので、下側のメモリー１２等の隣接する回路に容易
に干渉を起す。データ・バス１４の４体と、チップ１０
に集積された隣接する回路との間に寄生静電容量が存在
することがあるので、構造全体を単一の集積回路に形成
する時には問題は複雑である。

第２図はデータ・バス１４の温体２４（ＤＯ）と、この
データ・バスの導体２０．２２に接続したメモリー１２
の部分とを示す。特に図示したのは、ビット・ライン２
６（ＢＬ）とその補足ライン２８（ＢＬ）とを含む相補
的ビット・ラインである。メモリーは典型的には図示し
たものよりも多数の相補的ビット・ラインを含むことを
理解すべきである。ビット・ライン２６．２８は書込み
デコード回路３２によりメモリー・セルに書込まれる信
号を伝え、１つのセルは参照符号３ｏで示しである。メ
モリー・セル３０はワード・ライン３４のクロック動作
により書込まれることができる。ビット・ラインに接続
した他のセルは、他の同様なワード・ラインによりアク
セスされる。ビット・ライン２６．２８に存在するデー
タはメモリーの選択されたセル３０に記憶される。一般
的にメモリーは、ビット・ライン対２６．２８に接続さ
れた多数のセル３０の中の１つにアクセスするために、
多数のワード・ライン３４を備えている。書込みデコー
ド回路３２はメモリー・アドレスをデコードして、デー
タ・バス１４の導体２４上に存在するデータを、選択さ
れた相補的ビット・ライン２６．２８に伝える。ワード
・ライン３４とビット・ライン対２６．２８との交差点
で、特定のメモリー・セル３０にデータを占込むことが
できる。

メモリー・セル３０は再びワード・ライン３４を活性化
することにより読出され、その時に差動電圧がビット・
ライン２６．２８に出力される。

その電圧差は５ボルト程度であり、感知増幅器３６によ
り検出される。感知増幅器トランジスタ３６がビット・
ライン２６．２８間に限界電圧程度の電圧差を感知する
と、論理ハイレベルが出力導体２２に出力される。その
ビット・ラインの電圧差が総電圧幅の数分の１である時
に感知器増幅器３６はｌ又はゼロで検出し始める。従っ
て、メモリーの信頼できる読出し値を提供するために、
電気ノイズ干渉を最小限に保たなければならない。

マイクロプロセッサの共有され、ているバス構造に応じ
て、メモリー・セル３０が読出されている間にデータ・
バス１４がハイレベルデータ信号を能動的に伝えるのが
普通だということを理解することも重要である。その結
果として、データ・バス１４上の信号はノイズ干渉とし
てメモリー１２のビット・ラインに容量的に結合される
。

第２図は、データ・バス導体２４とビット・ライン２６
．２８との間の寄生容量３８．４０を示す。寄生容量４
２．４４もデータ・バス導体２４とビット・ライン２６
．２８との間を結んで図示されている。本発明の重要な
特徴により、相補的対ビット・ライン２６．２８は、ビ
ット・ライン２６の１セクシヨンがデータ・バス導体２
４に隣接し、ビット・ライン２８の１セクシヨンも導体
２４に隣接するように交差している。ビット・ライン２
６．２８は点４６で物理的に接触せずに交差する。ビッ
ト・ラインを交差させであるので、寄生容量３８により
上側ビット・ライン・セクション２６に入り込む望まし
くない信号は、一般に、寄生容量４０によりビット・ラ
イン２８の上側セクションに入り込む望ましくない信号
と同じ強さである。

同様に、寄生容量４２．４４は、ビット・ライン２６．
２８のそれぞれの下側セクションにおける実質上同一強
度の電圧を接続する。ビット・ライン２６．２８に誘起
された望ましくない電圧は、寄生容量３８〜４４の値に
応じて変化するが、その値を制御することは容易でない
。交差したビット・ライン２６．２８はビット・ライン
２６．２８の両方に望ましくない信号を誘起して、その
差動効果を減少させる。交差したビット・ラインは、相
補的なビット・ラインと図示した型式の感知増幅器３６
とを利用する型式のメモリーのノイズ・マージンを増大
させる。

第３図及び第４図には、相補的なビット・ラインを交差
させて、その中に誘起された望ましくない信号の効果を
減少させる他の構成を単純化して示しである。半導体チ
ップに形成された隣り合うビット・ラインとして２つの
隣り合うビット・ライン（ＢＬＩ　、ＢＬｚ）を第３図
に示しである。様々な隣り合うビット・ライン間に寄生
容量が存在する限り、その間に望ましくない電圧が誘起
される可能性があるということが判る。第３図の実施例
において、コンデンサ５２〜５８はビット・ライン対Ｂ
、Ｌ、、ＢＬ、の間に接続した寄生容量を表わす。

ＢＬ、がＢＬ、の２倍の数の交差箇所を含むことが判る
。その結果として、Ｂ　Ｌ　Ｉのビット・ライン導体５
０における信号はＢＬｚの交差したビット・ライン６０
，６２の両方に誘起される。同様にして、ＢＬ、のビッ
ト・ライン導体４８により伝えられる信号はＢＬｚの交
差したビット・ライン６０．６２にも誘起される。ＢＬ
ｚに比して２倍のビット・ライン交差をＢＬＩに設ける
ことの効果は、ビット・ライン対Ｂ　Ｌ　＋　、Ｂ　Ｌ
２の間に接続されたノイズが釣り合って個々の対４８．
５０．６０．６２に存在する差動電圧が実質上ゼロに減
少されることである。換言すると、若し正電圧がビット
・ライン４８によりビット・ライン６０に誘起され、こ
れに対応する正電圧がビット・ライン４８によりビット
・ライン６２に誘起されたならば、ビット・ライン６０
．６２の間に誘起される差動電圧はゼロである。この交
差ビット・ライン構成は、ビット・ライン５０により誘
起される電圧に関しても、ビット・ライン６０．６２に
同様の結果をもたらす。同様にして、ビット・ライン６
０．６２によりビット・ライン４８．５０に誘起された
電圧は正味ゼロの誘起電圧となる。従って、１対のビッ
ト・ラインの双方に存在する共通モードのノイズ電圧に
ついては、そのような信号は多くのビット・ライン感知
回路に対して透明であろう。

ビット・ラインＢＬ、、ＢＬＺの交差パターンは対称的
であって、交差箇所又は点６４．６６は側方に隣り合っ
ている。この事は、ビット・ライン・バイアスやプルア
ップ回路等の回路をビン＋−・ラインの両方の対に接続
したい場合に、その集積回路製造に有利であろう。その
バイアス又はプルアップ共通回路は、交差点６４．６６
の上に重なるポリシリコン又は他の導電材料を形成し、
その回路を、その直下に存する交差したビット・ライン
４８．５０．６０．６２に接続することによって製造す
ることができる。第３図の実施例において、ＢＬ＋で示
したパターンは奇数番号ビット・ラインについて交互に
反復される。同様にしてＢＬ、で示した交差パターンは
偶数番号ビット・ラインについて反復される。

第４図に示した交差パターンは、交差対称性を必要とし
ない相補的ビット・ライン・メモリーに利用することが
できる。例えば、相補対ＢＬ、のビット・う・イン６８
の線形セクションは、ＢＬ。

の交差部７０に隣接するように作られている。その結果
として、ビット・ライン６８に存在する信号電圧は相補
対ＢＬ５の両ビット・ライン７２．７４に誘起される。

同様にして、相補対Ｂ　Ｌ　４の他方のビット・ライン
７６の電圧を、交差点７２の付近で交差するＢＬ、の両
ビット・ライン７２．７４のセクションに誘起させるこ
とができる。上記の如く、第４図に示した構成のビット
・ライン対間には共通又は対称的な交差点が存在しない
が、各ビット・ラインＢＬ、　、Ｂｔ、ｓに誘起される
差動電圧は、結局、減少する。また、このような構造の
製作は、第３図に示した実施例より交差箇所が少ないの
で、簡単である。当業者は他の多（の・　　交差パター
ンを工夫することができる。

第４図及び第６図は集積メモリー回路の一部分の上面図
及び断面図を示し、相補的ピント・ラインの交差点の製
造方法を示す。ビット・ライン交差部ｔオ８０をポリシ
リコンで伝統的方法により形成し、ビット・ラインＢＬ
のセクション８４とセクション８２との間で信号を伝え
る導体を提供することができる。ビット・ライン・セク
ション８２．８４は、二酸化ケイ素絶縁層８６によりポ
リシリコン・交差部材８０から絶縁された金属から構成
することができる。電気接点８８．９０が二酸化ケイ素
８６を通して形成され、金属ビット・ライン・セクショ
ン８２からポリシリコン・交差部材８０へ、そして交差
部材８０から他方の金属ビット・ライン・セクション８
４への電気通路を完成させる。

ビット・ラインＢＬを形成するビット・ライン・セクシ
ョン９１．９２も、その下側のポリシリコン交差部材９
４から酸化物絶縁層により分離された金属で形成される
。ビット・ライン交差部材８０を形成する時にはビット
・ラインＢＬとその補足ラインＢＬとが電気的に接触し
ていることが重要である。

本発明の池の技術的特徴により、交差したビット・ライ
ンＢＬ、ＢＬの交差点に交差接続されたトランジスター
・プルアップが設けられる。ビット・ライン交差部の交
差接続されたトランジスタの製作は便利に行なうことが
できる。この目的のために、Ｐチャネル・トランジスタ
１００のソース領域９６とドレン領域９８とがＮ型基板
１０２の面に形成される。金属ビット・ライン・セクシ
ョン８２は、その下側に存するトランジスタ・ソース領
域９６への接点１０６が形成された延長部分１０４を含
んでいる。金属供給電圧レール又はパス１０８にも、そ
の下側に存するトランジスタ・ドレン領域９８への接点
１０９が形成されている。ソース領域９６とドレン領域
９８とはＰ゛半導体不純物で強くドーピングされている
。他方のビット・ラインＢＬのポリシリコン交差部材９
４はトランジスタ１００のゲート電極を形成する。

従って、トランジスタ１００はＰチャネル・トランジス
タであり、そのゲートはビット・ラインＢＬに接続され
、ソースはビット・ラインＢＬに接続され、そのドレン
は供給電圧に接続されてぃる。従って、ビット・ライン
ＢＬの電力がビット・ラインＢＬのそれより低く引さげ
られる時、後者のビット・ラインは供給電圧に引上げら
れる。

第２のＰチャネル・トランジスタ１１０が、トランジス
タ１００のそれに匹敵する方法で基板１０２に形成され
ている。しかし、トランジスタ１１０のベースはポリシ
リコン交差部材８０を通してビット・ラインＢＬに接続
されており、そのソース１１２はビット・ラインＢＬに
接続されている。トランジスタ１００，１１０のドレン
領域９８は共通であり、供給レール１０８に接続されて
いる。トランジスタ１１０はトランジスタ１００と類似
した方法で作動し、ビット・ラインＢＬの電圧がビット
・ラインＢＬのそれより低いと、Ｐチャネル・トランジ
スタ１１０は導通状態となる。

ビット・ラインＢＬは、これにより供給電圧に引上げら
れる。ビット・ライン構造と同様に、第６図のトランジ
スタ構造の製作は、通常の集積回路製造技術を使って達
成される。しかし、交差部と、その下側の関連回路とを
形成するために製造方法を使うことができる。

第７図は、交差ビット・ライン特徴と関連して便利に利
用することのできる本発明の交差接続プルアップ特徴を
示す回路図である。第７図の回路図において、データ入
力論理信号とその補信号とが１対のＮチャネル・トラン
ジスタ１１４．１１６に供給される。インバータ１１８
は、論理データ・イン上の信号の補信号をトランジスタ
１１４に与える。入力１２０上の書込み信号は、それぞ
れのトランジスタ１１４．１１６のゲート端子に供給さ
れる。上記のものとは異なる１対の交差接続プルアップ
・トランジスタ１２２．１２４がビット・ライン・セグ
メント１２６．１３４の間に接続されている。以下にも
っと詳しく説明する通り、トランジスタ１２２．１２４
は、上記の相補的ビット・ラインに用いる恩知増幅器１
２５の一部分を形成する。ビット・ライン・セグメント
１２６．１２８と直列にＮチャネル・トランジスタ１３
０が接続されている。同様にして、Ｎチャネル・トラン
ジスタ１３２がビット・ライン・セグメント１３４．１
３６の間に直列に接続されている。コラム・セレクト入
力１３８が典型的メモリーの特定のカラム選択を行なう
ためにトランジスタ１３０．１３２のそれぞれのゲート
に接続されている。Ｎチャネル・トランジスタ１４０．
１４２はメモリー費セル１４４をビット・ライン・セグ
メント１２８．１３６の間に接続する。

ワード・ライン入力１４６は読出し又は書込み作動時に
トランジスタ１４０．１４２のそれぞれのゲートを駆動
して記憶セル１４４の中のデータを取り出し又は記憶さ
せる。ビット・ライン１２Ｂ、１３６は交差部１４８を
形成し、上側のビット・ライン・セクション１２８は下
側ビット・ライン・セクション１５０に接続され、他方
の下側ビット・ライン・セクション１３６は他方の上側
ビット・ライン・セクション１５２に接続されている。

この交差した相補的ビット・ラインは、その中に誘起さ
れた電圧がその対の両方のビット・ラインに共通の成分
を有することとなるように位置するように実体的に形成
される。ビット・ライン・セクション１２８は、ビット
・ライン・セクション１３６と平行でこれに隣接する相
補的ビット対の一部分を形成する。ビット・ライン・セ
クション１２８は、その２本のラインが点１４８で交差
するまで隣接のビット・ライン・セクション１３６を所
望の距離だけ延ばす。ビット・ライン・セクション１２
８は、セクション１３６の一方の側にあり、交差すると
、これらのセクションは側方に反転されて平行隣接関係
で所望距離だけ更に延長される。両方のビット・ライン
・セクションは交差点１４８を形成するように再帰され
ているが、その対のビット・ラインの一方は直線通路に
延長することができ、他方はそれを行きつ戻りつして横
断して並列隣接関係をなす。

１対の交差接続したプルアップＰチャネル・トランジス
タ１５４．１５６は、上記の如く、ビット・ライン・セ
クション１５０．１５２の間に接続されている。ビット
・ライン・セクション１５０．１５２はメモリー・セク
ションの他の半分を通して図の右側へ延長されている。

メモリー記憶素子１５８は、このメモリー・セクション
の他の半分において、それぞれのトランジスタ１６０，
１６２によりビット・ライン１５２．１５０に接続され
ている。ワード・ライン人力１６４はトランジスタ１６
０，１６２のゲートに接続され、選択されたメモリー・
セル１５８に書込ませる。

上記の如く、Ｐチャネル・プルアップ・トランジスタ１
５４．１５６はビット・ライン交差部１４８と関連して
作動し、読出し及び書込み操作時にメモリーの雑音排除
性を高める。各トランジスタ１５４．１５６のドレン端
子は共に供給電圧ＶＣＣに接続され、そのそれぞれのソ
ース端子はビット・ライン１５２．１５０は接続されて
いる。

ビット・ライン１５２に結合したトランジスタ１５４の
ゲート端子はビット・ライン・セグメント１５０に接続
されている。トランジスタ１５６のゲートは同様に他方
のビット・ライン・セグメント１５２に接続されている
。トランジスタ１５４．１５６はＰチャネル・トランジ
スタであり、それぞれのソース端子に接続されたビット
・ラインに存するものより低い電圧へそれぞれのゲート
が駆動される時にトランジスタを４通状態にする。その
結果として、ライン１５０上のそれより低い電圧がビッ
ト・ライン・セグメント１５２に現われる時、トランジ
スタ１５６は導通状態となり、供給電圧ＶＣＣをビット
・ライン・セグメント１５０に接続する。同様にして、
ライン１５２上のそれより低い電圧がビット・ライン・
セグメント１５０上に現われる時、トランジスタ１５４
は導通状態となって供給電圧ＶＣＣをビット・ライン・
セグメント１５２に接続する。このようにして、プルア
ップ・トランジスタ１５４．１５６は、１ビツト・ライ
ンを供給電圧へ引上げることにより、メモリー読出しの
論理状態の感知増幅器１２５による信頼できる決定を容
易にし、一方、メモリー・セルは他方のビット・ライン
を論理ゼロレベルの方へ引張るつ 交差接続したプルアップ・トランジスタ１５４．１５６
を使えば、ビット・ライン１５０．１５２の間に発生し
た正のフィード・バックは、読出し及び書込み時にメモ
リーの雑音排除性を高める。

メモリー・セル１５８の記憶素子は一般に、フリップフ
ロップを形成する１対の交差接続したトランジスタを含
む。特定のメモリー・セルの記憶操作を実行する前に、
関連するビット・ラインはトランジスタ１６６．１６８
により予め充電される。

信号が予充電トランジスタ１６６．１６８のＰＣライン
に加えられて同トランジスタを瞬間的にオン状態にして
ＶＣＣ供給電圧をビット・ライン１５０．１５２に接続
する。読出し操作時には、ワード・ライン１６４はクロ
ックされてトランジスタ１６０１６２を導通させる。メ
キリー・セル１５８に１が記憶されたかＯが記憶された
かにより、ＶＣＣより幾分低い電圧がビット・ライン・
セグメント１５０又は１５２の一方に接続される。例え
ば、５ボルトの供給電圧（ＶＣＣ）を持つメモリーでは
、若し差動感知増幅器１２５が初めに約５．００ボルト
をビット・ライン・セグメント１５２上で検出し、それ
より低い電圧をビット・ライン１５０上で検出すれば、
例えばゼロがメモリー・セル１５８に記憶されたと見做
される。前記電圧は、若し１が予めメモリー・セル１５
８に記憶されていれば、逆となる。

上記の例では、ビット・ライン・セグメント１５０．１
５２の間の電圧差がＦＥＴ）ランジスタの限界電圧程度
である時に、差動増幅器は信頼できる出力を提供し始め
る。上記の如く、交差接続したプルアップ・トランジス
タ１５４．１５６は、ｌ又はＯビットに対応するメモリ
ー・セル読出し電圧の区別について信頼できる恩知増幅
器動作を与える助けとするために設けられている。例え
ば、若しビット・ライン１５２が例えば４．００ボルト
の■。より低い１つのトランジスタの限界電圧であれば
、トランジスタ１５６は導通状態にされ、ビット・ライ
ン・セグメント１５０が５ボルトに引上げられることを
保証する。同様にして、若しセル読出しによりビット・
ライン・セグメント１５０がｖｃｅより低い限界電圧に
されたら、トランジスタ１５４が導通して他方のビット
・ライン１５２をＶＣＣに高める。この特徴は、セル続
出しにより低電圧にされないビット・ライン上に現われ
る電気ノイズが、供給電圧への積極的引上げにより消さ
れることを保証することにより、メモリー・セル１３４
の差動読出し電圧を高める。

同様の交差接続したプルアンプ構成は、ビア）・ライン
・セグメント１２６．１３４をａｌｌして接続されたＰ
チャネル・トランジスタ１２２．１２４から成る。トラ
ンジスタ１５４．１５６についてと同様に、トランジス
タ１２２．１２４は、一方のビット・ライン・セグメン
トがより低い正電圧にされる時に他方のビット・ライン
・セグメントをＶＣＣ電圧にするように、交差接続され
ている。これは、ビット・ライン上の一方のメモリー・
セルが選択され読出される時の状態である。感知増幅器
機能も、このようにして実現される。もっと敏感な、あ
るいは差動型式の他の感知増幅器を本発明に使うことが
できる。

ビット・ライン・セクション１２６．１３４の能動的プ
ルアップは、コラム・セレクト・トランジスタ１３０．
１３２がオフにされる時にこれらのセクションがビット
・ライン・セクション１５０．１５２のプルアップから
分離されているので、重要である。従って、トランジス
タ１２２．１２４によるプルアップがなければ、ビット
・ライン・セクション１２６．１３４．１２８．１３６
の間の雑音排除性が成る程度失われる。Ｐチャネル・ト
ランジスタ１２２．１２４による交差接続プル、アップ
もインバータ１２７を通してデータ・アウトプットへ完
全な論理Ｌｏｗ又は論理旧ｇｈ電圧を４１、えるうイン
バータ１２７は、ｌ・ランジスタ１２２．１２４と共に
、完全な論理レベルで他の回路を駆動できる感知増幅器
機能を提供する。

本発明の他の特徴によると、コラム・セレクト・トラン
ジスタ１３０．１３２はＮチャネル装置として構成され
て、ビット・ライン１２８．１３６上の信号電圧の読出
し信頼性を改善する。トランジスタ１３０．１３２は、
Ｎチャネル装置として形成され、小さな信号電圧変化を
、その電圧がコラム・セレクト・ライン１３８上のレベ
ルのトランジスタ限界電圧の範囲内にあれば、ビット・
ライン・セグメント１２８から１３６へ伝えない。

例えば、若しトランジスタ１２２の限界電圧が約１ボル
トで、約５ボルトのクロック信号がコラム・セレクト・
ライン１３８に加わると、トランジスタ１３０は、ビッ
ト・ライン１２８上の電圧が約４ボルトに達するまで導
通しない。従って、この例では、トランジスタ１３０を
導通させずにビット・ライン１２８上に現われるノイズ
に約１ボルトの余裕がある。

トランジスタ＋１４．１１６がオフにされ、ワード・ラ
イン１４６とコラム・セレクト・ライン１３８とがクロ
ックされると、メモリー・セル１４４の内容が読出され
て相補的ビット・ライン１２８．１３６上に出力される
。そのビット・ライン上の読出された電圧は、交差接続
されたプルアップ・トランジスタ１２２．１２４により
適切な論理ハイレベル及びローレベルに戻される。上記
の如く、トランジスタ１２２．１２４は、メモリー・セ
ル読出し信号から完全なディジタル信号を発生させる感
知増幅器として作用する。インバータ１２７の出力は、
他方の回路を駆動するためデータ出力へ駆動能力を与え
る。

また、上記した如く、データ・ビット及びその補足ビッ
トをそれぞれのＮチャネル・トランジスタ１１４．１１
６に与えることにより、データ・ビットが相補的ビット
・ラインの所望のセルに書込まれる。Ｎチャネル・トラ
ンジスタは本来＋２禿なスイッチング・トランジスタで
あるが、このトランジスタは、供給電圧の上限において
は急速なドレン回復を与えるようにはなっていない。し
かし、Ｐチャネル装置は、優れた高速回復性を供給電圧
レールに与え、その事によってＮチャネル装置の欠点を
補う。従って、Ｐチャネル・トランジスタ１２２．１２
４はＮチャネル・トランジスタ１１４．１１６と関連し
て作動して、高速スイッチングのための有益な組合せ及
び供給電圧への完全なプルアップを与える。従って、書
込み操作時にビット・ライン１２６又は１３６の一方が
Ｐチャネル・トランジスタ１２２又は１２４の一方によ
り速やかに供給電圧ＶＣＣにされることが保証される。

前記の事は、Ｐチャネル・プルアップ・トランジスタ１
５４．１５６と関連して作動するＮチャネル・トランジ
スタ１３０．１３２についても成立する。

上記から、従来知られていた他のメモリー構造に比して
技術的利点を与える特徴を持った相補的ビット・ライン
構造が開示されている。例えば、望ましくない電気信号
からの干渉に対するメモリー回路の感受性を減少させる
交差ピント・ライン構造が開示されている。その交差し
たビット・ラインと関連して作動して、ピント・ライン
上の差動信号が明確に保たれるように正帰還をかける交
差接続したプルアップ回路も開示されている。これによ
り、感知増幅器の動作を改善することができる。メモリ
ー回路のノイズ・マージンを改善するために、相補対の
各ビット・ラインに直列に配置されたＮチャネル・コラ
ム・セレクト・トランジスタの使用も開示されている。

書込み動作時にメモリー・セルへ、あるいは読出し操作
時にデータ出力インバータへ、完全な論理レベル信号を
与えるため、Ｐチャネル・トランジスタから成る交差接
続プルアップ回路も採用されている。

以上にＭＯ３型メモリーに関連して本発明を開示したが
、発明の原理と概念とは、同様に有利にバイポーラ型の
相補的ビット・ライン・メモリーに適用できる。例えば
、ビット・ラインを初めにハイレベルに予充電しておく
代りにローレベルに引張るならば、上記のＮチャネル装
置及びＰチャネル装置を交換することができる。特許請
求の範囲の欄に記載した本発明の範囲から逸脱せずに工
学的選択として他の多くの細部変更を行なうことができ
るということが理解されるべきである。

以上の記載に関連して、以下の各項を開示する。

＋１１　　前記交差箇所は、前記ビット・ラインに直交
する横方向成分を有することを特徴とする特許請求の範
囲記載の半導体メモリー。

（２）　　前記対の１ビツト・ラインは複数の前記横方
向成分を含むことを特徴とする上記（１）項記載の半導
体メモリー。

（３）前記対の他方のビット・ラインは複数の横方向成
分を含むことを特徴とする上記第（２）項記載の半導体
メモリー。

（４）前記他方のビット・ラインの前記横方向成分は前
記１ビツト・ラインのそれぞれの横方向成分の横側に隣
接することを特徴とする上記第（３）項記載の半導体メ
モリー。

（５）前記対の１ピント・ラインに出力が接続され、前
記対の他方のビット・ラインに入力が接続され、前記他
方のビット・ラインが第２電圧にされる時に前記１ビツ
ト・ラインを第１電圧に引かせるためのプルアップ手段
を更に含むことを特徴とする特許請求の範囲記載の半導
体メモリー。

（６）前記１ビツト・ラインに入力が接続され前記他方
のビット・ラインに出力が接続され、前記１ビツト・ラ
インが第２電圧にされる時に前記他方のビット・ライン
を第１電圧に引かせるための交差接続したプルアップ手
段を更に含むことを特徴とする上記第（５）項記載の半
導体メモリー。

（７）前記の交差接続したプルアップ手段は、前記第１
電圧に接続した端子に共通に接続された１対のＰチャネ
ル・トランジスタから成ることを特徴とする上記第（６
）項記載の半導体メモリー。

（８）　　半導体メモリーに使うビット・ライン構造で
あって、 規則的に排列された列を形成する複数の記憶セルを有し
、その各セルはその第１側に第１ボートを有するととも
ｔこ、その第２側に第２ボートを有しており、前記の第
１及び第２ボートはデータ信号をそれぞれの記憶セルと
交信するためのものであり； 前記の複数のセルの一部分の前記第１ボートに接続され
るとともに、前記複数のセルのうちの残りのセルの前記
第２のボートに゛接続された第１ビツト・ラインを有し
； 前記複数のセルの前記一部分を前記第２ボートに接続さ
れるとともに、前記複数のセルのうちの残りの前記第１
ボートに接続され、前記第１及び第２ビツト・ラインは
１点で交差して、望ましくないノイズ信号の差動レベル
を減少させることを特徴とするビット・ライン構造。

（９）メモリー・セルの前記一部分は前記の規則的な列
のメモリー・セルの約半分であることを特徴とする上記
第（８）項記載のビット・ライン構造。

ａφ　前記の一部分のセルは互いに隣り合っていること
を特徴とする上記第（９）項記載のビット・ライン構造
。

αυ　前記の一部分のセルは、前記の規則的な列のうち
の１つ置きのセルであることを特徴とする上記第（９）
項記載のビット・ライン構造。

叫　電圧源と前記第１ビツト・ラインとの間に接続され
た伝導チャネルを有し、前記第２ビツト・ラインに接続
された入力を含む第１トランジスタと、前記電圧と前記
第２ビツト・ラインとの間に接続された伝導チャネルを
有する第２トランジスタとを更に含んでおり、前記第２
のトランジスタは前記第１ビツト・ラインに接続された
入力を含むことを特徴とする上記第（９）項記載のビッ
ト・ライン構造。

Ｑ３１　　前記第１及び第２トランジスタはＰチャネル
・トランジスタから成ることを特徴とする上記第＠項記
載のビット・ライン構造。

Ｑ４）　　半導体メモリーにおけるノイズ干渉を減少さ
せる装置であって、 各々第１及び第２の入力／出力ポートを有する規則的に
排列された記憶セルの第１セツトと；各々第１及び第２
の入力／出力ポートを有する規則的に排列された記憶セ
ルの第２セツトと：互いに電気的に絶縁された交差箇所
で交差する第１ビツト・ライン及び第２ビツト・ライン
とを有し、前記第１ビツト・ラインは前記第１セツトの
記憶セルの第１の入力／出力ポートに接続されるととも
に前記第２セツトの記憶セルの第２の入力／出力ポート
に接続されており、前記第２ビツト・ラインは、前記第
１セントの記憶セルの第２人力／出力ボートに接続され
るとともに、前記第２セツトの記憶セルの前記第１人力
／出力ポートに接続されており； 電圧源と前記第１ビツト・ラインとの間に接続された伝
導チャネルと、前記第２ビツト・ラインに接続された入
力とを有する第１Ｐチヤネル・トランジスタと； 電圧源と前記第２ビツト・ラインとの間に接続された伝
導チャネルと、前記第１ビツト・ラインに接続された入
力とを有する第２Ｐチヤネル・トランジスタとから成る
ことを特徴とする装置。

θつ　第１及び第２Ｎチヤネル・トランジスタを更に含
み、その各々はそれぞれ前記第１及び第２ビツト・ライ
ンと直列に接続され、前記Ｎチャネル・トランジスタは
カラム・セレクト機能を形成することを特徴とする上記
第０ａ項記載のメモリー装置。

Ｑ６）　　第３及び第４Ｎチヤネル・トランジスタを更
に含んでおり、その各々はそれぞれ前記第１及び第２ビ
ツト・ラインと直列に接続されており、前記第３及び第
４Ｎチヤネル・トランジスタは前記メモリーの書込み動
作時にデータを前記第１及び第２セツトの記憶セイμに
接続することを特徴とする上記第ａ５）項記載のメモリ
ー装置。

αη　前記第１及び第２ビツト・ラインの間に接続され
、前記第１記憶セルから絶縁されるとともに前記第１及
び第２Ｎチヤネル・トランジスタから絶縁されたプルア
ップ回路を更に含んでおり、前記プルアップ回路は、電
圧源と前記第１ビア）・ラインとの間に接続された伝導
チャネルと前記第２ビツト・ラインに接続された入力と
を有するＰチャネル・トランジスタと、電圧源と前記第
２ビツト・ラインとの間の接続された伝導チャネルと、
前記第１ビツト・ラインに接続された入力とを有する第
２Ｐチヤネル・トランジスタとから成ることを特徴とす
る上記第Ｑ６）項記載のメモリー装置。

αの　前記記憶セルのうちの選択された１つから読出さ
れた信号を感知するための感知増幅器を更に含み、前記
感知増幅器は前記第３及び第４Ｐチヤネル・トランジス
タ及びバッファーインバータから成ることを特徴とする
上記第０９項記載のメモリー装置。

０匂　相補的ビット・ラインを有する半導体メモリーに
用いる能動的プルアップ回路であって、ビット・ライン
間に接続され、１ビツト・ライン上の信号に応答して、
逆極性信号を他方のビット・ラインに接続する第１トラ
ンジスタと；ピント・ライン間に接続され、他方のビッ
ト・ライン上の信号に応答して逆極性信号を前記１ビツ
ト・ラインに接続することを特徴とする回路。

＋２ノ　　前記第１及び第２トランジスタは伝導チャネ
ルを有する電界効果トランジスタから成り、前記チャネ
ルの各々は一定電圧に接続されていることを特徴とする
上記第Ｑ９）項記載の能動的プルアップ回路。

（２１）前記トランジスタはＰチャネル装置であること
を特徴とする上記第（２Φ項記載の能動的プルアップ回
路。

（２２）前記第１トランジスタは前記第２トランジスタ
の出力に接続された入力を含み、前記第２トランジスタ
は前記第１トランジスタの出力に接続された人力を含む
ことを特徴とする上記第α喝項記戦の能動的プルアップ
回路。

（２３）各前記ビット・ラインと直列のＮチャネルにＦ
ＥＴトランジスタを更に含んでおり、前記第１及び第２
トランジスタはＰチャネルＦＥＴ）ランジスタから成る
ことを特徴とする上記第０９１項記載の能動的プルアッ
プ回路。

（２４）　　ビット・ラインに接続されて前記第１及び
第２トランジスタと類似して機能する第２及び第３Ｐチ
ヤネル・トランジスタを更に含み、前記第１及び第２ト
ランジスタ対は前記Ｎチャネル・トランジスタの１側で
ビット・ラインに接続されており、前記第３及び第４ト
ランジスタはその反対側でビット・ラインに接続されて
いることを特徴とする上記第（２３）項記載の能動的プ
ルアンプ回路。

（２５）前記Ｎチャネル・トランジスタはメモリーの１
列の記憶セルを選択する作用をし、更に、各前記ビット
・ラインに直列に接続されて、ビット・ラインに関連し
た複数のセルの書込み動作を提供するＮチャネル・トラ
ンジスタを含むことを特徴とする上記第（２５）項記載
の能動的プルアップ回路。

（２６）　　前記ビット・ラインは交差セクションを含
むことを特徴とする上記第（１９）項記載の能動的プル
アップ回路。

（２７）前記ビット・ラインは集積回路中に形成されて
おり、前記第１及び第２トランジスタは、ピント・ライ
ンの下側に存在してこれに垂直に接続された半導体材料
中に形成されていることを特徴とする上、記憶（２６）
項記載の能動的プルアップ回路。

（２８）相補的ビット・ラインを用いる半導体メモリー
中に交差したビット・ラインを製作する方法であって、 半導体材料上に第１伝専接続部を形成し；その半導体材
料上に第２伝導接続部材を形成し；前記第１及び第２接
続部材の上に絶縁層を形成し； ２つのセクションから成る第１の細長い仏界ピント・ラ
インを前記絶縁層上に形成し、前記絶縁層上に第２の細
長い伝導ビット・ラインを形成し、前記第２ビツト・ラ
インは２つのセクションから成り、前記第１及び第２ビ
ツト・ラインの各々の１セクシヨンは隣り合い、前記第
１及び第２ビツト・ラインの各々の他方のセクションの
隣り合い； 前記第１ビツト・ラインの前記第１セクシヨンを前記第
１接続部材に接続し、前記第２ビツト・ラインの前記他
方のセクションを前記第１接続部材に接続し； 前記第２ビツト・ラインの前記１セクシヨンを前記第２
接続部材に接続し、前記第１ビ・７ト・ラインの前記他
方のセクションを前記第２接続部材に接続するステップ
から成ることを特徴とする方法。

（２９）　　前記第１及び第２接続部材は一般に互いに
平行であることを特徴とする上記第（２８）項記載の方
法。

（３０）少くとも部分的にビット・ラインの交差点の下
側に存在する回路を形成し、その回転をビット・ライン
に接続するステップを更に含むことを特徴とする上記第
（２８）項記載の方法。

（３１）　　）ランジスタのソース領域を画成する第１
半導体領域を前記絶縁層の下側に形成し；前記ソース領
域を前記絶縁層を通して前記第１ビツト・ラインの前記
１セクシヨンへ接続し；前記ソース領域から離れた第２
半導体領域を前記絶縁層の下側に形成し、前記第２領域
は、それに対して電圧源を供給することのできるドレン
領域を画定し； 前記ソース領域と前記ドレン領域との間に前記第２接続
部材の一部分を形成するステップを更に含んでおり、前
記一部分は前記トランジスタのゲート導体を画定するこ
とを特徴とする上記第（３０）項記載の方法。

（３２）前記第２領域から離れた第３半導体領域を前記
絶縁層の下側に形成し、前記第３領域は第２トランジス
タのソース領域を画定し； 前記第２トランジスタのソース領域を前記絶縁層を通し
て前記第２ビツト・ラインの前記第１セクシヨンに接続
し； 前記第２トランジスタのソース領域と前記ドレン領域と
の間に前記第１接続部材の一部分を形成するステップを
更に含み、前記第１接続部材の前記一部分は前記第２ト
ランジスタのゲート導体を画定することを特徴とする上
記第（３１）項記載の方法。

（３３）　　前記トランジスタはＰチャネル・トランジ
スタとして作られていることを特徴とする上記第（３１
）項記載の方法。

（３４）　　前記第２トランジスタはＰチャネル・トラ
ンジスタとして作られていることを特徴とする上記第（
３２）項記載の方法。

（３５）　　前記第１及び第２ビツト・ラインの前記ｌ
セクション及び前記他方のセクションの間で同ビット・
ラインに対して横向きに延在する前記絶縁層上の導体を
形成するステップを更に含むことを特徴とする上記第（
３１）項記載の方法。

（３６）前記導体を前記ドレン領域に接続して同領域に
電圧を供給するステップを更に含むことを特徴とする上
記第（３５）項記載の方法。

（３７）相補的ビット・ラインを有する半導体メモリー
のノイズ不怒性を改善する方法であって、ビット・ライ
ンの中に誘起されたノイズが前記相補的ビット対の両ラ
インに共通となるようにビット・ラインを交差させるこ
とを特徴とする方法。

（３８）　　ビット・ライン対間に誘起された電圧の正
味の効果が減少するように１ビツト・ライン対の交差点
の位置を隣接ビット・ライン対の交差点に対して配置す
るステップを更に含むことを特徴とする上記第（３７）
項記載の方法。

（３９）前記ビット・ラインが他の信号伝送導体に隣接
する時に前記の交差したビット・ラインを形成するステ
・ノブを更に含むことを特徴とする上記第（３７）項記
載の方法。

（４０）前記ビット・ラインは他方の信号伝送導体の下
側に形成されることを特徴とする上記第（３９）項記載
の方法。

【図面の簡単な説明】

第１図は本発明を有利に適用することのできるマイクロ
プロセッサを示す。 第２図は代表的メモリー構造の回路図であり、相補的ビ
ット・ライン対の交差を示す。 第３図は異なるパターンで相補的ビット・ラインの交互
の列を交差させる他の技術を示す。 第４図は相補的ビット・ラインの交互の列を交差させる
更に他のパターンを示す。 第５図は相補的ビット・ラインを交差させるのに効果的
な半Ｗ体構造を示す。 第６図は第５図の線６−６に沿う同図の半導体構造の断
面図である。 第７図は交差接続したプルアップ・トランジスタを取り
入れた交差ビット・ラインの回路図である。 １０・・・・・・マイクロプロセッサチップ１４・・・
・・・データ・バス ２０．２４・・・・・・導体 ２６．２８・・・・・・ビット・ライン３０・・・・・
・メモリー・セル ３４・・・・・・ワード・ライン ３８．４０．４２．４４・・・・・・寄生容量８０・・
・・・・交差部材 ９６・・・・・・ソース領域 ９８・・・・・・ドレン右頁Ｊ或 １００．１１０・・・・・・トランジスタＦＩＧ、　４ ０１　　　　　　　　　　　　　　　　　　　　　　　
　　　　　　　　　　ρＩＢＬ　　　　　　　　　　　
　　　　　　　　　　　　　　　　　　　　　　　ＣＩ
Ｌ手続補正書（方式） ６２．９．２１ 昭和　　年　　月　　日 特許庁長官　　小　川　邦　夫　　殿　　　　　　窃シ
１、事件の表示　　　昭和６２年特許願第１５９５５９
号２、発明の名称　　　半導体メモリー用の交差接続し
た相補的ビット・ライン ３、補正をする者 事件との関係　　出願人 ４、代理人

Claims (1)

1. 【特許請求の範囲】 　読出し又は書込み操作に関連してメモリー信号を伝え
   るための複数の記憶セルに関連する１対のビット・ライ
   ンを有する型式の半導体メモリーにおいて、 前記ビット・ラインは第１所定距離を互いに略々平行に
   延在し、 前記ビット・ラインは前記所定距離の終りに交差箇所で
   互いに交差し、 前記の交差したビット・ラインは、望ましくないノイズ
   の差動レベルが減少するように、前記交差箇所から互い
   に略々平行に第２所定距離を延在することを特徴とする
   半導体メモリー。