JPS6366793A - ダイナミツク・ランダム・アクセス・メモリ - Google Patents
ダイナミツク・ランダム・アクセス・メモリInfo
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- JPS6366793A JPS6366793A JP61213113A JP21311386A JPS6366793A JP S6366793 A JPS6366793 A JP S6366793A JP 61213113 A JP61213113 A JP 61213113A JP 21311386 A JP21311386 A JP 21311386A JP S6366793 A JPS6366793 A JP S6366793A
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- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
この発明はダイナミック・ランダム・アクセスやメモリ
に関し、特にメモリセルアレイを複数個のサブアレイに
分割し、選択されるべきワード線またはメモリセルが属
するサブアレイのみを活性化するメモリセルアレイの部
分活性化の方式の改良に関する。
に関し、特にメモリセルアレイを複数個のサブアレイに
分割し、選択されるべきワード線またはメモリセルが属
するサブアレイのみを活性化するメモリセルアレイの部
分活性化の方式の改良に関する。
［従来の技術］
ダイナミック・ランダム・アクセス・メモリ（以下、Ｄ
ＲＡＭと称す）の大容量化が進むにつれて、メモリセル
アレイにおける充放電電流が増大してきている。このた
め、ＤＲＡＭの全消費電流中にメモリセルアレイの充放
電電流が占める割合が増大し、ＤＲＡＭの消費電力を低
減する上での障害となってきている。そこで、この充放
ｆｆｉ？ｌｉ流を低減するために、メモリセルアレイを
部分的に活性化する方式が種々提案されている。
ＲＡＭと称す）の大容量化が進むにつれて、メモリセル
アレイにおける充放電電流が増大してきている。このた
め、ＤＲＡＭの全消費電流中にメモリセルアレイの充放
電電流が占める割合が増大し、ＤＲＡＭの消費電力を低
減する上での障害となってきている。そこで、この充放
ｆｆｉ？ｌｉ流を低減するために、メモリセルアレイを
部分的に活性化する方式が種々提案されている。
第３図は従来の、メモリセルアレイの部分活性化方式の
Ｄ ＲＡ Ｍのメモリセルアレイの構成の一例を示す図
であり、たとえば、日経マイクロディバイス、１９８６
年３月号の９７ないし１０８頁に開示されている。
Ｄ ＲＡ Ｍのメモリセルアレイの構成の一例を示す図
であり、たとえば、日経マイクロディバイス、１９８６
年３月号の９７ないし１０８頁に開示されている。
第３図において従来のＤ ＲＡ Ｍのメモリセルアレイ
は折返しビット線構成を有し、２つのサブアレイＡ、Ｂ
に分割される。サブアレイＡ、Ｂのそれぞれにはセンス
アンプ群ＳＡ、ＳＢが設けられる。
は折返しビット線構成を有し、２つのサブアレイＡ、Ｂ
に分割される。サブアレイＡ、Ｂのそれぞれにはセンス
アンプ群ＳＡ、ＳＢが設けられる。
１対のビット線ＢＬＡＩ、ＢＬＡＩには、イコライズ信
号φＥＱに応答してビット線ＢＬＡＩ。
号φＥＱに応答してビット線ＢＬＡＩ。
ＢＬＡＩを電気的に接続するイコライズ用のｎチャネル
ＭＯ３ＦＥＴ （以下、イコライズトランジスタと称す
）１３Ａと、イコライズ信号φＥＱに応答して導通状態
となり、図示しない定電圧発生回路より与えられる電圧
Ｖ［ＩＬをビット線ＢＬＡ１、ＢＬＡＩに伝達してプリ
チャージするｎチャネルＭＯ３ＦＥＴからなる伝達トラ
ンジスタ１１Ａ、１２Ａと、ｎチャネルＭＯ３ＦＥＴ１
４Ａ。
ＭＯ３ＦＥＴ （以下、イコライズトランジスタと称す
）１３Ａと、イコライズ信号φＥＱに応答して導通状態
となり、図示しない定電圧発生回路より与えられる電圧
Ｖ［ＩＬをビット線ＢＬＡ１、ＢＬＡＩに伝達してプリ
チャージするｎチャネルＭＯ３ＦＥＴからなる伝達トラ
ンジスタ１１Ａ、１２Ａと、ｎチャネルＭＯ３ＦＥＴ１
４Ａ。
１５Ａからなり、センスアンプ活性化信号φＳ＾に応答
してビット線対ＢＬＡＩ、ＢＬＡＩ上の電位差を検出増
幅するセンスアンプとが設けられる。
してビット線対ＢＬＡＩ、ＢＬＡＩ上の電位差を検出増
幅するセンスアンプとが設けられる。
ここで図では簡略化のためｎチャネルＭＯＳ）ランジス
タ１４Ａ、１５Ａからなり、ビット線対のうち低電位側
のビット線電位をさらに低下させる構成のセンスアンプ
のみが示されているが、ｐチャネルＭＯＳ）ランジスタ
からなり、ビット線対の高電位側のビット線電位をさら
に上昇させるセンスアンプも同様に設けられている。他
のビット線対も同様の構成を有し、ビット線対ＢＬＡ２
゜ＢＬＡ２には、イコライズトランジスタ２３Ａ１伝達
トランジスタ２１Ａ、２２Ａ、ｈランジメタ２４Ａ、２
５Ａからなるセンスアンプが設けられる。
タ１４Ａ、１５Ａからなり、ビット線対のうち低電位側
のビット線電位をさらに低下させる構成のセンスアンプ
のみが示されているが、ｐチャネルＭＯＳ）ランジスタ
からなり、ビット線対の高電位側のビット線電位をさら
に上昇させるセンスアンプも同様に設けられている。他
のビット線対も同様の構成を有し、ビット線対ＢＬＡ２
゜ＢＬＡ２には、イコライズトランジスタ２３Ａ１伝達
トランジスタ２１Ａ、２２Ａ、ｈランジメタ２４Ａ、２
５Ａからなるセンスアンプが設けられる。
サブアレイＢに属するビット線対も同様の構成を有し、
ビット線対ＢＬＢＩ、ＢＬＢＩにはイコライズトランジ
スタ１３Ｂ１伝達トランジスタＩＩＢ、１２Ｂが設けら
れ、かつアレイＢのセンスアンプ群を活性化するセンス
アンプ活性化信号φ、Ｂに応答して活性化される、トラ
ンジスタ１４Ｂ、１５Ｂからなるセンスアンプが設けら
れる。
ビット線対ＢＬＢＩ、ＢＬＢＩにはイコライズトランジ
スタ１３Ｂ１伝達トランジスタＩＩＢ、１２Ｂが設けら
れ、かつアレイＢのセンスアンプ群を活性化するセンス
アンプ活性化信号φ、Ｂに応答して活性化される、トラ
ンジスタ１４Ｂ、１５Ｂからなるセンスアンプが設けら
れる。
さらに同様にして、ビット線対ＢＬＢ２．ＢＬＢ丁には
、イコライズトランジスタ２３Ｂ１伝達トランジスタ２
１Ｂ、２２Ｂ、）ランジスタ２４Ｂ。
、イコライズトランジスタ２３Ｂ１伝達トランジスタ２
１Ｂ、２２Ｂ、）ランジスタ２４Ｂ。
２５Ｂからなるセンスアンプが設けられる。
ここで、アレイＢにおいても、図の簡略化のためｎチャ
ネルＭＯＳトランジスタからなり、ビット線対のうち低
電位側のビット線電位をさらに低下させる構成のセンス
アンプのみが示されているが、ｐチャネルＭＯ３Ｉ−ラ
ンジスタからなりビット線対のうち高電位側のビット線
電位をさらに上昇させる構成のセンスアンプも各ビット
線対に設けられている。また、各ビット線に対して垂直
な方向にワード線が設けられており、かつ情報を記憶す
るメモリセルも各ワード線とビット線対に対して設けら
れている。
ネルＭＯＳトランジスタからなり、ビット線対のうち低
電位側のビット線電位をさらに低下させる構成のセンス
アンプのみが示されているが、ｐチャネルＭＯ３Ｉ−ラ
ンジスタからなりビット線対のうち高電位側のビット線
電位をさらに上昇させる構成のセンスアンプも各ビット
線対に設けられている。また、各ビット線に対して垂直
な方向にワード線が設けられており、かつ情報を記憶す
るメモリセルも各ワード線とビット線対に対して設けら
れている。
第４図は第３図に示されるＤＲＡＭの動作を示す波形図
である。以下、第３図および第４図を参照して従来のＤ
ＲＡ Ｍのセンス動作について説明する。但し、以下
の説明では便宜上、ワード線ＷＬおよびビット線ＢＬＡ
２に接続されるメモリセルＭＣが有する情報のセンス動
作について説明する。ここでメモリセルＭＣは１個のト
ランジスタＱと１個のキャパシタＣとから構成されてい
る。
である。以下、第３図および第４図を参照して従来のＤ
ＲＡ Ｍのセンス動作について説明する。但し、以下
の説明では便宜上、ワード線ＷＬおよびビット線ＢＬＡ
２に接続されるメモリセルＭＣが有する情報のセンス動
作について説明する。ここでメモリセルＭＣは１個のト
ランジスタＱと１個のキャパシタＣとから構成されてい
る。
外部クロック信号ＲＡＳが立下がり、Ｄ ＲＡ Ｍの動
作サイクルが開始する。外部クロック信号Ｒτ丁が立下
がると、それに応答してイコライズ信号φεＱが立下が
り、イコライズトランジスタ１３Ａ、１３Ｂ、２３Ａ、
２３Ｂおよび伝達トランジスタＩＩＡ、ＩＩＢ、１２Ａ
、１２Ｂ、２１Ａ。
作サイクルが開始する。外部クロック信号Ｒτ丁が立下
がると、それに応答してイコライズ信号φεＱが立下が
り、イコライズトランジスタ１３Ａ、１３Ｂ、２３Ａ、
２３Ｂおよび伝達トランジスタＩＩＡ、ＩＩＢ、１２Ａ
、１２Ｂ、２１Ａ。
２１Ｂ、２２Ａ、２２Ｂがオフ状態となり、各ビット線
のプリチャージが終了するとともに、各ビット線対のビ
ット線が電気的に切り離される。一方において、外部ク
ロック信号ＲＡＳの立下がりに応答してＤＲＡＭ内にラ
ッチされた外部アドレス信号が図示しないデコーダ手段
によりデコードされる。このデコーダ手段により選択さ
れたワード線ＷＬの電位がプリチャージ終了後図示しな
い手段により“Ｈ“に立上げられる。このワード線ＷＬ
電位の立上がりに応答してメモリセルＮＩＣが有する情
報がビット線ＢＬＡ２上に伝達され、メモリセルＭＣの
有する情報に応じた電位変化がビット線ＢＬＡ２上に現
われる。次に、メモリセルＭＣの情報がビット線ＢＬＡ
２上に伝達されると、選択されたワード線ＷＬが属する
サブアレイＡに接続されるセンスアンプ群ＳＡが活性化
される。
のプリチャージが終了するとともに、各ビット線対のビ
ット線が電気的に切り離される。一方において、外部ク
ロック信号ＲＡＳの立下がりに応答してＤＲＡＭ内にラ
ッチされた外部アドレス信号が図示しないデコーダ手段
によりデコードされる。このデコーダ手段により選択さ
れたワード線ＷＬの電位がプリチャージ終了後図示しな
い手段により“Ｈ“に立上げられる。このワード線ＷＬ
電位の立上がりに応答してメモリセルＮＩＣが有する情
報がビット線ＢＬＡ２上に伝達され、メモリセルＭＣの
有する情報に応じた電位変化がビット線ＢＬＡ２上に現
われる。次に、メモリセルＭＣの情報がビット線ＢＬＡ
２上に伝達されると、選択されたワード線ＷＬが属する
サブアレイＡに接続されるセンスアンプ群ＳＡが活性化
される。
すなわち、センスアンプ活性化信号φＳ Ａ カ“Ｌ″
に立下がり、一方サブアレイＢに属するセンスアンプ群
ＳＢに対する活性化信号φ、ａは“Ｈ“の状態を保持す
る。これにより、サブアレイＡに対するセンスアンプ群
ＳＡのセンスアンプが活性化され、ビット線対上に現わ
れた電位差が検出され増幅される。一方、サブアレイＢ
に属するセンスアンプ群ＳＢは活性化されず、このサブ
アレイＢにおいてはセンス動作は行なわれない。次に、
外部クロック信号ＲＡＳが立上がり、１つの動作サイク
ルが終了すると、それに応答してワード線ＷＬ電位も立
下がり、増幅された信号電圧を元のメモリセルＦｖＩＣ
に再書込みする動作が終了するとともに、イコライズ信
号φＥＱが“Ｈ″に立上がって、再びプリチャージおよ
びイコライズ動作が行なわれる。すなわち、イコライズ
トランジスタ１３Ａ、１３Ｂ、２３Ａ、２３Ｂおよび伝
達トランジスタＩＩＡ、ＩＩＢ、１２Ａ、１２Ｂ、２１
Ａ。
に立下がり、一方サブアレイＢに属するセンスアンプ群
ＳＢに対する活性化信号φ、ａは“Ｈ“の状態を保持す
る。これにより、サブアレイＡに対するセンスアンプ群
ＳＡのセンスアンプが活性化され、ビット線対上に現わ
れた電位差が検出され増幅される。一方、サブアレイＢ
に属するセンスアンプ群ＳＢは活性化されず、このサブ
アレイＢにおいてはセンス動作は行なわれない。次に、
外部クロック信号ＲＡＳが立上がり、１つの動作サイク
ルが終了すると、それに応答してワード線ＷＬ電位も立
下がり、増幅された信号電圧を元のメモリセルＦｖＩＣ
に再書込みする動作が終了するとともに、イコライズ信
号φＥＱが“Ｈ″に立上がって、再びプリチャージおよ
びイコライズ動作が行なわれる。すなわち、イコライズ
トランジスタ１３Ａ、１３Ｂ、２３Ａ、２３Ｂおよび伝
達トランジスタＩＩＡ、ＩＩＢ、１２Ａ、１２Ｂ、２１
Ａ。
２１Ｂ、２２Ａ、２２Ｂがオン状態となり、各ビット線
対電位がイコライズされるとともに、伝達トランジスタ
ＩＩＡ、ＩＩＢ、１２Ａ、１２Ｂ。
対電位がイコライズされるとともに、伝達トランジスタ
ＩＩＡ、ＩＩＢ、１２Ａ、１２Ｂ。
２１Ａ、２１Ｂ、２２Ａ、２２Ｂを介して各ビット線の
電位ｖａＬへの充電が行なわれる。ビット線対は“Ｈ”
と“Ｌ”の中間電位にイコライズされるため、図示しな
い定電圧発生回路出力である電圧ＶＩＩＬも同じ中間電
位に設定する必要がある。
電位ｖａＬへの充電が行なわれる。ビット線対は“Ｈ”
と“Ｌ”の中間電位にイコライズされるため、図示しな
い定電圧発生回路出力である電圧ＶＩＩＬも同じ中間電
位に設定する必要がある。
［発明が解決しようとする問題点］
従来のＤＲＡＭのメモリセルアレイの部分活性化方式は
上述のような構成を有しており、一部のサブアレイのみ
が連続してアクセスされる場合、アクセスされないサブ
アレイに属するビット線対のイコライズ／プリチャージ
電位の低下を補償するために、ビット線充電電圧Ｖ［ｌ
Ｌを発生する定電圧発生回路が必要とされる。この定電
圧発生回路の電源にはＤ ＲＡ Ｍの電源が用いられる
ため、定電圧発生回路の電源電圧依存性を最適化しない
と、充電電圧ＶＢＬが電源電圧の変動の影響を受けてビ
ット線のプリチャージ電位がセンス動作の最適値からず
れてしまい、センスアンプの動作余裕が小さくなり、正
確な情報読出しができなくなるという問題点が発生する
。
上述のような構成を有しており、一部のサブアレイのみ
が連続してアクセスされる場合、アクセスされないサブ
アレイに属するビット線対のイコライズ／プリチャージ
電位の低下を補償するために、ビット線充電電圧Ｖ［ｌ
Ｌを発生する定電圧発生回路が必要とされる。この定電
圧発生回路の電源にはＤ ＲＡ Ｍの電源が用いられる
ため、定電圧発生回路の電源電圧依存性を最適化しない
と、充電電圧ＶＢＬが電源電圧の変動の影響を受けてビ
ット線のプリチャージ電位がセンス動作の最適値からず
れてしまい、センスアンプの動作余裕が小さくなり、正
確な情報読出しができなくなるという問題点が発生する
。
それゆえこの発明の目的は上述のような問題点を除去し
、定電圧発生回路を用いることなくメモリセルアレイ部
分活性化を行なうことのできるＤＲＡＭを提供すること
である。
、定電圧発生回路を用いることなくメモリセルアレイ部
分活性化を行なうことのできるＤＲＡＭを提供すること
である。
［問題点を解決するだめの手段］
この発明におけるＤＲＡＭは、外部クロック信号ＲＡＳ
が立下がった後、選択されるワード線（またはメモリセ
ル）が属するサブアレイに含まれるビット線対をイコラ
イズするとともにこのサブアレイに含まれるビット線対
に接続されるセンスアンプを非活性状態にし、選択され
たワード線電位が立上がった後に非活性状態のセンスア
ンプを活性状態とし、一方、選択されるワード線を含ま
ないサブアレイに属するセンスアンプは動作サイクルに
関係なく活性状態を保持するようにしたものである。
が立下がった後、選択されるワード線（またはメモリセ
ル）が属するサブアレイに含まれるビット線対をイコラ
イズするとともにこのサブアレイに含まれるビット線対
に接続されるセンスアンプを非活性状態にし、選択され
たワード線電位が立上がった後に非活性状態のセンスア
ンプを活性状態とし、一方、選択されるワード線を含ま
ないサブアレイに属するセンスアンプは動作サイクルに
関係なく活性状態を保持するようにしたものである。
［作用コ
この発明におけるＤＲＡＭのメモリセルアレイの部分活
性化方式は、外部クロック信号ＲＡＳの立下がり前はす
べてのセンスアンプが活性状態にあるため、ビット線電
位は前サイクルの“Ｈ”または“Ｌ″電位保持されてお
り、外部クロック信号ＲＡＳが立下がった後は、選択さ
れたワード線が属するサブアレイのビット線対のみが、
選択されたワード線電位の立上がり直前にセンスアンプ
およびイコライズトランジスタを介してイコライズされ
るため、−ビット線電位が“Ｈ“と“Ｌ＃の間の中間電
像に正確に設定されるともに、ビット線をプリチャージ
／イコライズ電位に充電するための定電圧発生回路が不
必要となる。
性化方式は、外部クロック信号ＲＡＳの立下がり前はす
べてのセンスアンプが活性状態にあるため、ビット線電
位は前サイクルの“Ｈ”または“Ｌ″電位保持されてお
り、外部クロック信号ＲＡＳが立下がった後は、選択さ
れたワード線が属するサブアレイのビット線対のみが、
選択されたワード線電位の立上がり直前にセンスアンプ
およびイコライズトランジスタを介してイコライズされ
るため、−ビット線電位が“Ｈ“と“Ｌ＃の間の中間電
像に正確に設定されるともに、ビット線をプリチャージ
／イコライズ電位に充電するための定電圧発生回路が不
必要となる。
［発明の実施例］
第１図はこの発明の一実施例であるＤＲＡＭのメモリセ
ルアレイ部の構成の一例を示す図である。
ルアレイ部の構成の一例を示す図である。
第１図において第３図に示される従来のＤＲＡＭの構成
と同一または相当部分には同一の参照番号が付されてい
る。
と同一または相当部分には同一の参照番号が付されてい
る。
第１図においてこの発明の一実施例であるＤＲＡＭのメ
モリセルアレイは、サブアレイＡとサブアレイＢとに分
割される。
モリセルアレイは、サブアレイＡとサブアレイＢとに分
割される。
サブアレイＡにはそこに含まれるビット線対」二の電位
差を検出するセンスアンプ群ＳＡが設けられる。センス
アンプ群ＳＡに含まれるセンスアンプはトランジスタ１
４Ａ、１５Ａからなり、ビット線対ＢＬＡＩ、ＢＬＡＩ
の電位差を検出、増幅するセンスアンプと、トランジス
タ２４Ａ、２５Ａからなり、ビット線対ＢＬＡ２．ＢＬ
Ａ２の電位差を検出、増幅するセンスアンプとを含む。
差を検出するセンスアンプ群ＳＡが設けられる。センス
アンプ群ＳＡに含まれるセンスアンプはトランジスタ１
４Ａ、１５Ａからなり、ビット線対ＢＬＡＩ、ＢＬＡＩ
の電位差を検出、増幅するセンスアンプと、トランジス
タ２４Ａ、２５Ａからなり、ビット線対ＢＬＡ２．ＢＬ
Ａ２の電位差を検出、増幅するセンスアンプとを含む。
センスアンプ群ＳＡの各センスアンプはセンスアンプ活
性化信号φ、Ａに応答して活性化される。ビット線対Ｂ
ＬＡＩ、ＢＬＡＩおよびＢＬＡ２．ＢＬＡ２の各々には
、イコライズ信号φＥ（ＩＡに応答してオン状態となっ
て各ビット線対をイコライズするイコライズトランジス
タ１３Ａ、２３Ａが設けられる。
性化信号φ、Ａに応答して活性化される。ビット線対Ｂ
ＬＡＩ、ＢＬＡＩおよびＢＬＡ２．ＢＬＡ２の各々には
、イコライズ信号φＥ（ＩＡに応答してオン状態となっ
て各ビット線対をイコライズするイコライズトランジス
タ１３Ａ、２３Ａが設けられる。
同様にして、サブアレイＢには、センスアンプ活性化信
号φ、ａに応答して活性化されて、サブアレイＢに含ま
れるビット線対上の電位差を検出。
号φ、ａに応答して活性化されて、サブアレイＢに含ま
れるビット線対上の電位差を検出。
増幅するセンスアンプ群ＳＢが設けられる。センスアン
プ群ＳＢは、ビット線対ＢＬＢＩ、ＢＬＢＴ上の電位差
を検出、増幅するトランジスタ１４Ｂ、１５Ｂからなる
センスアンプと、ビット線対ＢＬＢ２．ＢＬＢ２の電位
差を検出、増幅するトランジスタ２４Ｂ、２５Ｂからな
るセンスアンプを含む。また、イコライズ信号φＥＱａ
に応答して、各ビット線対電位をイコライズするための
イコライズトランジスタ１３Ｂおよび２３Ｂがそれぞれ
ビット線対ＢＬＢＩ、ＢＬＢＩおよびＢＬＢ２、ＢＬＢ
２に対して設けられる。
プ群ＳＢは、ビット線対ＢＬＢＩ、ＢＬＢＴ上の電位差
を検出、増幅するトランジスタ１４Ｂ、１５Ｂからなる
センスアンプと、ビット線対ＢＬＢ２．ＢＬＢ２の電位
差を検出、増幅するトランジスタ２４Ｂ、２５Ｂからな
るセンスアンプを含む。また、イコライズ信号φＥＱａ
に応答して、各ビット線対電位をイコライズするための
イコライズトランジスタ１３Ｂおよび２３Ｂがそれぞれ
ビット線対ＢＬＢＩ、ＢＬＢＩおよびＢＬＢ２、ＢＬＢ
２に対して設けられる。
なお第１図においては図面および動作説明を簡略化する
ために、センスアンプ群ＳＡ、ＳＢに含まれるセンスア
ンプとしてｎチャネルＭＯＳ）ランジスタからなり、ビ
ット線対の低電位側のビット線電位をさらに低下させる
センスアンプのみが示されている。しかし、ビット線対
のうち高電位側ビット線電位をさらに上昇させるために
、たとえばｐチャネルＭＯＳトランジスタがクロスカッ
プリング接続された回路構成のセンスアンプも含まれて
いるものとする。また、同様のワード線。
ために、センスアンプ群ＳＡ、ＳＢに含まれるセンスア
ンプとしてｎチャネルＭＯＳ）ランジスタからなり、ビ
ット線対の低電位側のビット線電位をさらに低下させる
センスアンプのみが示されている。しかし、ビット線対
のうち高電位側ビット線電位をさらに上昇させるために
、たとえばｐチャネルＭＯＳトランジスタがクロスカッ
プリング接続された回路構成のセンスアンプも含まれて
いるものとする。また、同様のワード線。
メモリセルも配置されている。
第２図は第１図に示されるＤ ＲＡ Ｍの部分活性化動
作を示す図である。以下、ワード線ＷＬに接続されるメ
モリセルＭＣが有する情報のセンス力作について第１図
および第２図を参照して説明する。
作を示す図である。以下、ワード線ＷＬに接続されるメ
モリセルＭＣが有する情報のセンス力作について第１図
および第２図を参照して説明する。
新しい動作サイクルの開始前（外部クロック信号ＲＡＳ
が“Ｈ”の状態）は、センスアンプ活性化信号φＳＡ＋
φ、Ｂはともに“Ｌ”にあり、センスアンプ群ＳＡ
、ＳＢのセンスアンプはすべて活性状態にある。したが
って、各ビット線は前回の動作サイクルで検出、増幅さ
れた電位を保持している。
が“Ｈ”の状態）は、センスアンプ活性化信号φＳＡ＋
φ、Ｂはともに“Ｌ”にあり、センスアンプ群ＳＡ
、ＳＢのセンスアンプはすべて活性状態にある。したが
って、各ビット線は前回の動作サイクルで検出、増幅さ
れた電位を保持している。
外部クロック信号ＲＡＳが立下がると、新しい動作サイ
クルが開始される。この外部クロック信号ＲＡＳは外部
アドレス信号をラッチするタイミングをも与えるため、
外部クロック信号ＲＡＳの立下がりに応答して外部アド
レス信号がＤＲＡＭにラッチされ、図示しないデコード
手段により選択されるべきワード線ＷＬが決定される。
クルが開始される。この外部クロック信号ＲＡＳは外部
アドレス信号をラッチするタイミングをも与えるため、
外部クロック信号ＲＡＳの立下がりに応答して外部アド
レス信号がＤＲＡＭにラッチされ、図示しないデコード
手段により選択されるべきワード線ＷＬが決定される。
次に、図示しないデコード手段出力に応答して、選択さ
れるべきワード線ＷＬが属するサブアレイＡに対するイ
コライズ制御信号φＥＯ＾が立上がり、イコライズトラ
ンジスタ１３Ａ、２３Ａがオン状態となり、ビット線対
ＢＬＢＩ、ＢＬＢＩおよびＢＬＢ２．ＢＬＢ２がそれぞ
れ短絡される。次に、センスアンプ活性化信号φ、Ａが
立上がってセンスアンプ群ＳＡに含まれるセンスアンプ
が非活性状態となり、各ビット線対ＢＬＢＩ、ＢＬＢＩ
およびＢＬＢ２．ＢＬＢ２の電位は“Ｈ２とＬ”の中間
の電位となる。一方、ワード線ＷＬを含まないサブアレ
イＢに対するセンスアンプ群ＳＢは、センスアンプ活性
化信号φ、Ｂが“Ｌ”のままであるため、活性状態にあ
り、サブアレイＢの各ビット線は前サイクル時で検出、
増幅された“Ｈ”。
れるべきワード線ＷＬが属するサブアレイＡに対するイ
コライズ制御信号φＥＯ＾が立上がり、イコライズトラ
ンジスタ１３Ａ、２３Ａがオン状態となり、ビット線対
ＢＬＢＩ、ＢＬＢＩおよびＢＬＢ２．ＢＬＢ２がそれぞ
れ短絡される。次に、センスアンプ活性化信号φ、Ａが
立上がってセンスアンプ群ＳＡに含まれるセンスアンプ
が非活性状態となり、各ビット線対ＢＬＢＩ、ＢＬＢＩ
およびＢＬＢ２．ＢＬＢ２の電位は“Ｈ２とＬ”の中間
の電位となる。一方、ワード線ＷＬを含まないサブアレ
イＢに対するセンスアンプ群ＳＢは、センスアンプ活性
化信号φ、Ｂが“Ｌ”のままであるため、活性状態にあ
り、サブアレイＢの各ビット線は前サイクル時で検出、
増幅された“Ｈ”。
“Ｌ”状態を保持している。
次に図示しないデコーダ手段により選択されたワード線
ＷＬ電位が図示しないワード線駆動手段により立上がり
、イコライズされたビット線対の一方に、そのワード線
ＷＬに接続されるメモリセルが有する情報が読出される
。これにより各ビット線対上の電位は読出されたメモリ
セルの情報に応じて変化する。メモリセルの情報がビッ
ト線上に読出された後、センスアンプ活性化信号φ５＾
が立下がり、センスアンプ群ＳＡに含まれるセンスアン
プが活性状態となり、サブアレイＡに含まれる各ビット
線対ＢＬＡＩ、ＢＬＡＩおよびＢＬＡ２．ＢＬＡ２上の
電位差が検出、増幅されるとともに、元のメモリセルに
増幅された信号電圧が再書込みされる。
ＷＬ電位が図示しないワード線駆動手段により立上がり
、イコライズされたビット線対の一方に、そのワード線
ＷＬに接続されるメモリセルが有する情報が読出される
。これにより各ビット線対上の電位は読出されたメモリ
セルの情報に応じて変化する。メモリセルの情報がビッ
ト線上に読出された後、センスアンプ活性化信号φ５＾
が立下がり、センスアンプ群ＳＡに含まれるセンスアン
プが活性状態となり、サブアレイＡに含まれる各ビット
線対ＢＬＡＩ、ＢＬＡＩおよびＢＬＡ２．ＢＬＡ２上の
電位差が検出、増幅されるとともに、元のメモリセルに
増幅された信号電圧が再書込みされる。
次に外部クロック信号ＲＡＳが立上がり、それに応答し
てワード線ＷＬ電位が立下がると１つの動作サイクルが
終了する。このとき、センスアンプ活性化信号φＳＡ＋
φ、Ｂはともに“Ｌ“レベルにあるため、センスア
ンプ群ＳＡ、ＳＢに含まれるセンスアンプはすべて活性
状態にあり、メモリセルアレイのすべてのビット線は”
Ｈ″および′Ｌ１のいずれかの状態となっている。
てワード線ＷＬ電位が立下がると１つの動作サイクルが
終了する。このとき、センスアンプ活性化信号φＳＡ＋
φ、Ｂはともに“Ｌ“レベルにあるため、センスア
ンプ群ＳＡ、ＳＢに含まれるセンスアンプはすべて活性
状態にあり、メモリセルアレイのすべてのビット線は”
Ｈ″および′Ｌ１のいずれかの状態となっている。
なお、上記実施例においてはメモリセルアレイをサブア
レイＡとサブアレイＢの２つのサブアレイに分割した場
合における部分活性化の動作を一例として説明したが、
メモリセルアレイは４分割あるいは８分割など他の分割
数でサブアレイに分割された構成であっても上記実施例
と同様の効果を得ることができる。
レイＡとサブアレイＢの２つのサブアレイに分割した場
合における部分活性化の動作を一例として説明したが、
メモリセルアレイは４分割あるいは８分割など他の分割
数でサブアレイに分割された構成であっても上記実施例
と同様の効果を得ることができる。
［発明の効果］
以上のようにこの発明によれば、選択されるワード線（
またはメモリセル）が含まれるサブアレイに対してのみ
、アクティブ・サイクルの初め（ワード線電位の立上が
り直前）にビット線対のイコライズを行ない、選択され
たワード線を含まないサブアレイに対してはアクティブ
惨サイクルにおいても前回のサイクルで検出、増幅され
た電位が各ビット線に保持されるように構成したので、
メモリセル情報の参照電位となるビット線の中間電位を
正確に設定することができるとともに、ビット線をイコ
ライズ／プリチャージするための定電圧回路も不必要と
なり、回路構成が簡略化されるとともにメモリセル情報
の正確なセンス動作が可能となる。
またはメモリセル）が含まれるサブアレイに対してのみ
、アクティブ・サイクルの初め（ワード線電位の立上が
り直前）にビット線対のイコライズを行ない、選択され
たワード線を含まないサブアレイに対してはアクティブ
惨サイクルにおいても前回のサイクルで検出、増幅され
た電位が各ビット線に保持されるように構成したので、
メモリセル情報の参照電位となるビット線の中間電位を
正確に設定することができるとともに、ビット線をイコ
ライズ／プリチャージするための定電圧回路も不必要と
なり、回路構成が簡略化されるとともにメモリセル情報
の正確なセンス動作が可能となる。
ｍ１図はこの発明の一実施例であるＤ ＲＡ Ｆｖｌの
メモリセルアレイ部の構成の一例を示す図である。 第２図は第１図に示されるＤＲＡＭの部分活性化動作を
示すタイミング波形図である。第３図は従来のＤＲＡＭ
のメモリセルアレイ部のも＋４成を示す図である。第４
図は第３図に示されるＤ ＲＡ Ｍの動作を示す波形図
である。 図において、Ａ、Ｂはサブアレイ、ＳＡ、ＳＢはセンス
アンプ群、ＷＬはワード線、ＢＬＡＩ。 ＢＬＡＩ、ＢＬＡ２．ＢＬＡ２．ＢＬＢＩ、ＢＬＢｌ、
ＢＬＢ２．ＢＬＢ２はビット線２ＭＣはメモリセル、１
３Ａ、１３Ｂ、２３Ａ、２３Ｂはイコライズトランジス
タ、１４Ａ、１４Ｂ、１５Ａ。 １５Ｂ、２４Ａ、２４Ｂ、２５Ａ、２５Ｂはセンスアン
プを構成するトランジスタである。 なお、図中、同一符号は同一または相当部分を示す。
メモリセルアレイ部の構成の一例を示す図である。 第２図は第１図に示されるＤＲＡＭの部分活性化動作を
示すタイミング波形図である。第３図は従来のＤＲＡＭ
のメモリセルアレイ部のも＋４成を示す図である。第４
図は第３図に示されるＤ ＲＡ Ｍの動作を示す波形図
である。 図において、Ａ、Ｂはサブアレイ、ＳＡ、ＳＢはセンス
アンプ群、ＷＬはワード線、ＢＬＡＩ。 ＢＬＡＩ、ＢＬＡ２．ＢＬＡ２．ＢＬＢＩ、ＢＬＢｌ、
ＢＬＢ２．ＢＬＢ２はビット線２ＭＣはメモリセル、１
３Ａ、１３Ｂ、２３Ａ、２３Ｂはイコライズトランジス
タ、１４Ａ、１４Ｂ、１５Ａ。 １５Ｂ、２４Ａ、２４Ｂ、２５Ａ、２５Ｂはセンスアン
プを構成するトランジスタである。 なお、図中、同一符号は同一または相当部分を示す。
Claims (2)
- （１）行および列からなるマトリクス状に配列され各々
が情報を記憶する複数個のメモリセルを有するメモリセ
ルアレイと、各々が前記行方向に整列するメモリセルを
接続する複数本のワード線と、前記列方向に整列するメ
モリセルが接続され各々が折返しビット線構成を有する
複数個のビット線対と、前記ビット線対の各々に接続さ
れ、当該ビット線対の電位差を検出して増幅するセンス
アンプと、前記ビット線対の各々に結合され、当該ビッ
ト線対を同電位にするイコライズ手段とを有し、前記メ
モリセルアレイが複数個のサブアレイに分割されている
ダイナミック・ランダム・アクセス・メモリであって、 前記複数本のワード線から１本のワード線を選択する信
号を発生するワード線選択信号発生手段前記ワード線選
択信号に応答して、選択されるべきワード線が属するサ
ブアレイに含まれるイコライズ手段を予め定められた第
１の期間活性化する第１の活性化手段と、 前記ワード線選択信号に応答して、前記選択されたワー
ド線が属するサブアレイに含まれるセンスアンプを予め
定められた第２の期間非活性化する第１の非活性化手段
と、 前記非活性化手段によりセンスアンプが非活性状態とな
った後に、前記ワード線選択信号に応答して前記選択さ
れたワード線を活性化し、該ワード線に接続されるメモ
リセル情報を該メモリセルが接続されるビット線上に読
出す手段と、 前記読出手段によりメモリセル情報がビット線上に読出
された後に、前記非活性状態のセンスアンプを活性化し
その状態を保持する第２の活性化手段とを備える、ダイ
ナミック・ランダム・アクセス・メモリ。 - （２）前記予め定められた第１の期間は、前記選択され
たワード線が活性化される前に終了する、特許請求の範
囲第１項記載のダイナミック・ランダム・アクセス・メ
モリ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61213113A JPH06101229B2 (ja) | 1986-09-09 | 1986-09-09 | ダイナミツク・ランダム・アクセス・メモリ |
| KR1019870009658A KR910006111B1 (ko) | 1986-09-09 | 1987-09-01 | 활성서브어레이를 선택적으로 가지는 다이나믹 랜덤 액세스 메모리 |
| DE19873730080 DE3730080A1 (de) | 1986-09-09 | 1987-09-08 | Dynamischer direktzugriffsspeicher und verfahren zum zugreifen auf ausgewaehlte speicherzellen in demselben |
| US07/094,642 US4833653A (en) | 1986-09-09 | 1987-09-09 | Dynamic random access memory having selectively activated subarrays |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61213113A JPH06101229B2 (ja) | 1986-09-09 | 1986-09-09 | ダイナミツク・ランダム・アクセス・メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6366793A true JPS6366793A (ja) | 1988-03-25 |
| JPH06101229B2 JPH06101229B2 (ja) | 1994-12-12 |
Family
ID=16633795
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61213113A Expired - Lifetime JPH06101229B2 (ja) | 1986-09-09 | 1986-09-09 | ダイナミツク・ランダム・アクセス・メモリ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4833653A (ja) |
| JP (1) | JPH06101229B2 (ja) |
| KR (1) | KR910006111B1 (ja) |
| DE (1) | DE3730080A1 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5079742A (en) * | 1989-07-28 | 1992-01-07 | Texas Instruments Incorporated | Read-only-memory having sectional output lines with related memory elements responsive to early and late-occurring input signals |
| US5836007A (en) * | 1995-09-14 | 1998-11-10 | International Business Machines Corporation | Methods and systems for improving memory component size and access speed including splitting bit lines and alternate pre-charge/access cycles |
| US20050036363A1 (en) * | 1996-05-24 | 2005-02-17 | Jeng-Jye Shau | High performance embedded semiconductor memory devices with multiple dimension first-level bit-lines |
| US5748547A (en) * | 1996-05-24 | 1998-05-05 | Shau; Jeng-Jye | High performance semiconductor memory devices having multiple dimension bit lines |
| US6404670B2 (en) | 1996-05-24 | 2002-06-11 | Uniram Technology, Inc. | Multiple ports memory-cell structure |
| US6208702B1 (en) * | 1998-01-23 | 2001-03-27 | International Business Machines Corporation | High frequency clock signal distribution utilizing CMOS negative impedance terminations |
| US6788614B2 (en) | 2001-06-14 | 2004-09-07 | Micron Technology, Inc. | Semiconductor memory with wordline timing |
| US7177212B2 (en) * | 2004-01-23 | 2007-02-13 | Agere Systems Inc. | Method and apparatus for reducing leakage current in a read only memory device using shortened precharge phase |
| US7341765B2 (en) * | 2004-01-27 | 2008-03-11 | Battelle Energy Alliance, Llc | Metallic coatings on silicon substrates, and methods of forming metallic coatings on silicon substrates |
| TWI381353B (zh) * | 2007-07-16 | 2013-01-01 | 晨星半導體股份有限公司 | Priority control device |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60170093A (ja) * | 1984-02-15 | 1985-09-03 | Hitachi Ltd | 半導体記憶装置 |
| JPS60246093A (ja) * | 1984-05-21 | 1985-12-05 | Hitachi Ltd | 半導体記憶装置 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58111183A (ja) * | 1981-12-25 | 1983-07-02 | Hitachi Ltd | ダイナミツクｒａｍ集積回路装置 |
| JPS5956292A (ja) * | 1982-09-24 | 1984-03-31 | Hitachi Ltd | 半導体記憶装置 |
| US4584672A (en) * | 1984-02-22 | 1986-04-22 | Intel Corporation | CMOS dynamic random-access memory with active cycle one half power supply potential bit line precharge |
| JPS60234295A (ja) * | 1984-05-04 | 1985-11-20 | Fujitsu Ltd | 半導体記憶装置 |
| US4758993A (en) * | 1984-11-19 | 1988-07-19 | Fujitsu Limited | Random access memory device formed on a semiconductor substrate having an array of memory cells divided into sub-arrays |
-
1986
- 1986-09-09 JP JP61213113A patent/JPH06101229B2/ja not_active Expired - Lifetime
-
1987
- 1987-09-01 KR KR1019870009658A patent/KR910006111B1/ko not_active Expired
- 1987-09-08 DE DE19873730080 patent/DE3730080A1/de active Granted
- 1987-09-09 US US07/094,642 patent/US4833653A/en not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60170093A (ja) * | 1984-02-15 | 1985-09-03 | Hitachi Ltd | 半導体記憶装置 |
| JPS60246093A (ja) * | 1984-05-21 | 1985-12-05 | Hitachi Ltd | 半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE3730080C2 (ja) | 1991-07-18 |
| DE3730080A1 (de) | 1988-03-17 |
| US4833653A (en) | 1989-05-23 |
| KR910006111B1 (ko) | 1991-08-13 |
| JPH06101229B2 (ja) | 1994-12-12 |
| KR880004477A (ko) | 1988-06-04 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
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| EXPY | Cancellation because of completion of term |