JPS6366797A - メモリ制御方式 - Google Patents
メモリ制御方式Info
- Publication number
- JPS6366797A JPS6366797A JP61210780A JP21078086A JPS6366797A JP S6366797 A JPS6366797 A JP S6366797A JP 61210780 A JP61210780 A JP 61210780A JP 21078086 A JP21078086 A JP 21078086A JP S6366797 A JPS6366797 A JP S6366797A
- Authority
- JP
- Japan
- Prior art keywords
- volatile memory
- memory
- power
- turned
- power source
- Prior art date
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- Pending
Links
- 238000000034 method Methods 0.000 claims description 6
- 230000002035 prolonged effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 3
- 230000004044 response Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 1
- 238000007726 management method Methods 0.000 description 1
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はメモリ制り１方式に関し、特に電気的に書き替
え可能な不揮発性メモリへの電源オフ時のデータ書き込
みに関するものである。
え可能な不揮発性メモリへの電源オフ時のデータ書き込
みに関するものである。
（従来の技術）
ＲＯＭ （Ｒｅａｄ ０ｎｌｙ Ｍｅｍｏｒｙ ）は不
揮発性メモリを必要とする多くの用途で役立っているが
、データを書き替えなくてはならない場合には回路から
取り外さなければならない等の問題があった。この問題
を解決するために、近年、回路から取り外す必要のない
電気的に書き替え可能な不揮発性メモリ 旦１ｅｃｔｒ
ｉｃａｌｌｙ Ｅｒａｓａｂｌｅ ａｎｄ Ｐｒ
ｏｇｒａｍａｂｌｅ ＲｅａｄＯｎｌｙ Ｍｅｍｏｒ
ｙ （以下ＥＥＰＲＯＭと記す）が使用されるようにな
ってきた。ところがこのＥＥＦＲＯＭは書き込み、読み
出しに時間がかかるため、高速の揮発性メモリと組み合
わせたメモリ回路が利用されている。このメモリ回路は
、電源オン中の通常のメモリリードライトに対しては高
速でアクセス可能な揮発性メモリとして動作し、ストア
指示をきっかけとして、高速揮発性メモリ内のデータを
電源オフ時もその内容が保証される不皿発性のＥＥＰＲ
ＯＭヘセーブし、ロード指示にで再びＥＥＰＲＯＭから
高速揮発性メモリへデータをロードするよってなってい
る。
揮発性メモリを必要とする多くの用途で役立っているが
、データを書き替えなくてはならない場合には回路から
取り外さなければならない等の問題があった。この問題
を解決するために、近年、回路から取り外す必要のない
電気的に書き替え可能な不揮発性メモリ 旦１ｅｃｔｒ
ｉｃａｌｌｙ Ｅｒａｓａｂｌｅ ａｎｄ Ｐｒ
ｏｇｒａｍａｂｌｅ ＲｅａｄＯｎｌｙ Ｍｅｍｏｒ
ｙ （以下ＥＥＰＲＯＭと記す）が使用されるようにな
ってきた。ところがこのＥＥＦＲＯＭは書き込み、読み
出しに時間がかかるため、高速の揮発性メモリと組み合
わせたメモリ回路が利用されている。このメモリ回路は
、電源オン中の通常のメモリリードライトに対しては高
速でアクセス可能な揮発性メモリとして動作し、ストア
指示をきっかけとして、高速揮発性メモリ内のデータを
電源オフ時もその内容が保証される不皿発性のＥＥＰＲ
ＯＭヘセーブし、ロード指示にで再びＥＥＰＲＯＭから
高速揮発性メモリへデータをロードするよってなってい
る。
このようなメモリ回路のロード／ストア（セーブ）を制
御する方式としては、通常の動作中は単なる高速アクセ
スメモリとして扱えるようにするために電源オンをきっ
かけとしてロードし、電源がオフする直前にセーブする
・ような方式が使われている。すなわち、電源からの電
源オンしたことを示す信号線及び電源がオフすることを
示す信号線によりロード／ストアを指示する方式が使わ
れ゛ている。
御する方式としては、通常の動作中は単なる高速アクセ
スメモリとして扱えるようにするために電源オンをきっ
かけとしてロードし、電源がオフする直前にセーブする
・ような方式が使われている。すなわち、電源からの電
源オンしたことを示す信号線及び電源がオフすることを
示す信号線によりロード／ストアを指示する方式が使わ
れ゛ている。
（発明が解決しようとする問題点）
しかしながら、上記ＥＥＰＲＯＭは書き込み回数の制限
（寿命）をもつため、電源オフをきっかけとして常に書
き込みを行なうと電源オン・オフの回数の多い装量にお
いては寿命が短かくなってしまうという問題が生じてい
た。
（寿命）をもつため、電源オフをきっかけとして常に書
き込みを行なうと電源オン・オフの回数の多い装量にお
いては寿命が短かくなってしまうという問題が生じてい
た。
不発明は、以上述べた従来技術の問題点を除去し、電源
オン・オフ回数の多い装置に適用した場合でもその寿命
を長く延ばすことのできるメモリ制御方式を提供するこ
とを目的とする。
オン・オフ回数の多い装置に適用した場合でもその寿命
を長く延ばすことのできるメモリ制御方式を提供するこ
とを目的とする。
（問題点を解決するだめの手段）
本発明は、不揮発性メモリと揮発性メモリを備え、電源
オン時には不揮発性メモリに格納されている記憶データ
を揮発性メモリヘロードし、電源オフに先だち揮発性メ
モリの記憶データを不揮発性メモリヘストアする制御を
行うメモリ制御方式を対象とし、前記従来技術の問題点
を解決するため、電源オン時に少なくとも一度以上揮発
性メモリへの書き込みがあったか否かの情報を記憶する
記憶回路と、電源オフ時に前記記憶回路に保持された情
報にしたがって、揮発性メモリのデータの不揮発性メモ
リへのストアを制御する制御回路とを設けたものである
。
オン時には不揮発性メモリに格納されている記憶データ
を揮発性メモリヘロードし、電源オフに先だち揮発性メ
モリの記憶データを不揮発性メモリヘストアする制御を
行うメモリ制御方式を対象とし、前記従来技術の問題点
を解決するため、電源オン時に少なくとも一度以上揮発
性メモリへの書き込みがあったか否かの情報を記憶する
記憶回路と、電源オフ時に前記記憶回路に保持された情
報にしたがって、揮発性メモリのデータの不揮発性メモ
リへのストアを制御する制御回路とを設けたものである
。
（作用）
本発明によれば、記憶回路は高速の揮発性メモリの内容
が電源オン中に書き替えられたか否かの情報を記憶する
。そして制御回路は記憶回路に記憶さ７している情報に
より揮発性メモリの内容が書き替えられたか否かを判定
する。そして、書き替えが行なわれている場合は、スト
ア信号を不揮発性メモリに送出し高速揮発性メモリの内
容を不揮発性メモリにストアする。一方、書き替えが一
度も行なわれず、かつ高速揮発性メモリの記憶データと
以前にストアされた不揮発性メモリの記憶データが一致
している場合はストア信号を不揮発性メモリに送出せず
再びストアするのをやめさせる。したがって、不揮発性
メモリへのストア回数が減少し、不揮発性メモリの寿命
が長くなり、前記従来技術の間頂点が解決される。
が電源オン中に書き替えられたか否かの情報を記憶する
。そして制御回路は記憶回路に記憶さ７している情報に
より揮発性メモリの内容が書き替えられたか否かを判定
する。そして、書き替えが行なわれている場合は、スト
ア信号を不揮発性メモリに送出し高速揮発性メモリの内
容を不揮発性メモリにストアする。一方、書き替えが一
度も行なわれず、かつ高速揮発性メモリの記憶データと
以前にストアされた不揮発性メモリの記憶データが一致
している場合はストア信号を不揮発性メモリに送出せず
再びストアするのをやめさせる。したがって、不揮発性
メモリへのストア回数が減少し、不揮発性メモリの寿命
が長くなり、前記従来技術の間頂点が解決される。
（実施例）
以下本発明の一実施例を詳細に説明する。
第１図は本実施例のメモリ制御システムの構成を示す回
路図である。図中、１，２．３はフリップフロップ（Ｊ
−ＫＦＦ■、 Ｄ−ＦＦ■、 Ｄ−ＦＦ’■）、４はＮ
ＯＲゲート、５はＮＡＮＤゲート、６はメモリ回路であ
る。
路図である。図中、１，２．３はフリップフロップ（Ｊ
−ＫＦＦ■、 Ｄ−ＦＦ■、 Ｄ−ＦＦ’■）、４はＮ
ＯＲゲート、５はＮＡＮＤゲート、６はメモリ回路であ
る。
メモリ回路６は、第２図に示すように、通常のメモリリ
ードライト指示に対してリードライト動作が行なわれる
高速の揮発性メモリ７と、電源オフ時もその内容を保証
するＥＥＦＲＯＭ ８により構成され７１＋ フリップフロップ１はメモリ回路６へのライト信号（メ
モリライト信号）によりセットされ、電源オン中に１度
以上のメモリライトがあったか否かを記憶する。フリッ
プフロラｆ２，３及びＮＯＲゲート４はノぞワーレディ
信号のオフをきっかけとして電源断を示す・？ルス信号
を生成する。ＮＡＮＤデート５は上記メモリライトの有
無を示すフリップフロップ１の出力により電源断時に揮
発性メモリ７の記憶データをＥＥＰＲＯＭ ８ヘスドア
するか否かを制御し、ＥＥＰＲＯＭ ８へのストア信号
を生成する。信号線■、■はシーケンスを持った・ぞワ
ーレディ信号であり、電源がオンすることによって、ま
ず・ぞワーレディ信号■（信号線■）がオンし、その後
、パワーレディ信号■（信号線■）がオンする。一方電
源オフ時は、電源がオフする前にまず・々ワーレディ信
号■（信号線■）がオフし、その後、パワーレディ信号
■（信号＠■）がオフする。
ードライト指示に対してリードライト動作が行なわれる
高速の揮発性メモリ７と、電源オフ時もその内容を保証
するＥＥＦＲＯＭ ８により構成され７１＋ フリップフロップ１はメモリ回路６へのライト信号（メ
モリライト信号）によりセットされ、電源オン中に１度
以上のメモリライトがあったか否かを記憶する。フリッ
プフロラｆ２，３及びＮＯＲゲート４はノぞワーレディ
信号のオフをきっかけとして電源断を示す・？ルス信号
を生成する。ＮＡＮＤデート５は上記メモリライトの有
無を示すフリップフロップ１の出力により電源断時に揮
発性メモリ７の記憶データをＥＥＰＲＯＭ ８ヘスドア
するか否かを制御し、ＥＥＰＲＯＭ ８へのストア信号
を生成する。信号線■、■はシーケンスを持った・ぞワ
ーレディ信号であり、電源がオンすることによって、ま
ず・ぞワーレディ信号■（信号線■）がオンし、その後
、パワーレディ信号■（信号線■）がオンする。一方電
源オフ時は、電源がオフする前にまず・々ワーレディ信
号■（信号線■）がオフし、その後、パワーレディ信号
■（信号＠■）がオフする。
次に第３図のタイムチャートを参照して本実施例の動作
を説明する。
を説明する。
先ずメモリ回路６；（おけるＥＥＰＰ、ＯＭ ８から高
速順発性メモリ７への記憶データのロードについて述べ
ると、電源がオンしく第３図（イ）参照）かつ・ぐワー
レディ信号■（ロード信号）が”’ Ｌｏｗ″ルベルに
あることで（第３図（ロ））、ロードが行われる。
速順発性メモリ７への記憶データのロードについて述べ
ると、電源がオンしく第３図（イ）参照）かつ・ぐワー
レディ信号■（ロード信号）が”’ Ｌｏｗ″ルベルに
あることで（第３図（ロ））、ロードが行われる。
高速揮発性メモリ７に記憶データのロードが行われた後
、図示しない上位制御装置からメモリライト信号が送ら
れてくると、高速揮発性メモリ７へのライト動作が行わ
れるとともに、フリップフロップ１がセットされ、メモ
リライトがあった旨を記憶する。このときフリッゾフロ
ノｆ１の出力は°′０”から１′″に変化し、ＮＡＮＤ
ケ゛−ト５に供給される（第３図（ト））。一方、電源
オフに先だって第３図（うに示すようにパワーレディ信
号ＣＩのレベルが°Ｉ Ｈｉ ｇｈ ＩＴから”Ｌｏｗ
″′に変化する。これによシフリップフロップ２０レベ
ルが所定時間後に” １″から°′０”に変化する（第
３図に））。またフリップフロップ３はフリップフロッ
プ２の出力を受けさらに所定時間後に、レベルが“０”
から°゛１″に変化する（第３図（ホ））。そしてフリ
ップフロップ２とフリップフロップ３の出力はＮＯＲダ
ート４に供給され、ここでＮＯＲ演算され、第３図（へ
）に示す・ぐワーダウンＡルスが生成される。このｄワ
ーダウンＡルスはＮＡＮＤ ）ｙ”−ト５に供給され、
フリップフロップ１の出力とＮＡＮＤ演算される。この
場合、メモリライトがあったのでフリップフロップ１の
出力は°゛１″であり、・ぐワーダウン・ぐルス信号が
出力されたときＮＯＲゲート４の出力は“１”となるの
で、このときＮＡＮＤケ゛−ト５の出力が不揮発性メモ
リストア信号として生成されメモリ回路６に出力される
。メモリ回路６ではこの不揮発性メモリストア信号を受
けて、電源断時に、高速揮発性メモリ７の内容がＥＥＰ
ＲＯＭ ８ヘスドアされる。
、図示しない上位制御装置からメモリライト信号が送ら
れてくると、高速揮発性メモリ７へのライト動作が行わ
れるとともに、フリップフロップ１がセットされ、メモ
リライトがあった旨を記憶する。このときフリッゾフロ
ノｆ１の出力は°′０”から１′″に変化し、ＮＡＮＤ
ケ゛−ト５に供給される（第３図（ト））。一方、電源
オフに先だって第３図（うに示すようにパワーレディ信
号ＣＩのレベルが°Ｉ Ｈｉ ｇｈ ＩＴから”Ｌｏｗ
″′に変化する。これによシフリップフロップ２０レベ
ルが所定時間後に” １″から°′０”に変化する（第
３図に））。またフリップフロップ３はフリップフロッ
プ２の出力を受けさらに所定時間後に、レベルが“０”
から°゛１″に変化する（第３図（ホ））。そしてフリ
ップフロップ２とフリップフロップ３の出力はＮＯＲダ
ート４に供給され、ここでＮＯＲ演算され、第３図（へ
）に示す・ぐワーダウンＡルスが生成される。このｄワ
ーダウンＡルスはＮＡＮＤ ）ｙ”−ト５に供給され、
フリップフロップ１の出力とＮＡＮＤ演算される。この
場合、メモリライトがあったのでフリップフロップ１の
出力は°゛１″であり、・ぐワーダウン・ぐルス信号が
出力されたときＮＯＲゲート４の出力は“１”となるの
で、このときＮＡＮＤケ゛−ト５の出力が不揮発性メモ
リストア信号として生成されメモリ回路６に出力される
。メモリ回路６ではこの不揮発性メモリストア信号を受
けて、電源断時に、高速揮発性メモリ７の内容がＥＥＰ
ＲＯＭ ８ヘスドアされる。
一方、電源オン中に一度も高速揮発性メモリ７へのライ
トが行われなかった場合は、フリ、プフロノ７′１′１
はセクトされないので、その出力は” ｏ ”のままで
ある。したがって、電源断時に、・Ｐワーダウ／・ぞル
ス信号（レベル°’１”）がＮＡＮＤケ８−ト５に供給
されても、ＮＡＮＤゲート５からは不揮発性メモリスト
ア信号は生成されず、ＥＥＰＲＯＭ ８へのデータの再
書き込みが押えられる。
トが行われなかった場合は、フリ、プフロノ７′１′１
はセクトされないので、その出力は” ｏ ”のままで
ある。したがって、電源断時に、・Ｐワーダウ／・ぞル
ス信号（レベル°’１”）がＮＡＮＤケ８−ト５に供給
されても、ＮＡＮＤゲート５からは不揮発性メモリスト
ア信号は生成されず、ＥＥＰＲＯＭ ８へのデータの再
書き込みが押えられる。
（発明の効果）
以上、説明したように本発明によれば電源をオフ・オン
する度に不揮発性メモリ（ＥＥＰＲＯＭ）の書き込みが
行なわれないため、電源を頻繁にオン・オフするシステ
ムに適用した場合でも不揮発性メモＩＪ （ＥＥＦＲＯ
Ｍ）の書き込み回数を必要最小限に押え、装置の寿命を
延ばすことができる。
する度に不揮発性メモリ（ＥＥＰＲＯＭ）の書き込みが
行なわれないため、電源を頻繁にオン・オフするシステ
ムに適用した場合でも不揮発性メモＩＪ （ＥＥＦＲＯ
Ｍ）の書き込み回数を必要最小限に押え、装置の寿命を
延ばすことができる。
第１図は本発明の一実施例のメモリ制御システムの構成
を示す回路図、第２図はメモリ回路の構成図、第３図は
第１図のシステムの動作タイムチャートである。 １．２．３・・・フリップフロップ、４・・・ＮＯＲデ
ート、５・・・ＮＡＮＤゲート、６・・・メモリ回路、
７・・・高速揮発性メモリ、８・・・ＥＥＰＲＯＭ
０特許出願人 沖電気工業株式会社特許出願代理
人 弁理士 山本恵−不発υ月１り１示ｈメモリｆ
ｌイ岬システム９千髭戚図第１図 メξす圓踵９本オ成図 第２図
を示す回路図、第２図はメモリ回路の構成図、第３図は
第１図のシステムの動作タイムチャートである。 １．２．３・・・フリップフロップ、４・・・ＮＯＲデ
ート、５・・・ＮＡＮＤゲート、６・・・メモリ回路、
７・・・高速揮発性メモリ、８・・・ＥＥＰＲＯＭ
０特許出願人 沖電気工業株式会社特許出願代理
人 弁理士 山本恵−不発υ月１り１示ｈメモリｆ
ｌイ岬システム９千髭戚図第１図 メξす圓踵９本オ成図 第２図
Claims (1)
- 【特許請求の範囲】 不揮発性メモリと揮発性メモリを備え、電源オン時に
は不揮発性メモリに格納されている記憶データを揮発性
メモリへロードし、電源オフに先だち揮発性メモリの記
憶データを不揮発性メモリヘストアする制御を行うメモ
リ制御方式において、電源オン時に少なくとも一度以上
揮発性メモリへの書き込みがあったか否かの情報を記憶
する記憶回路と、 電源オフ時に前記記憶回路に保持された情報にしたがっ
て、揮発性メモリのデータの不揮発性メモリへのストア
を制御する制御回路とを設けたことを特徴とするメモリ
制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61210780A JPS6366797A (ja) | 1986-09-09 | 1986-09-09 | メモリ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61210780A JPS6366797A (ja) | 1986-09-09 | 1986-09-09 | メモリ制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6366797A true JPS6366797A (ja) | 1988-03-25 |
Family
ID=16595014
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61210780A Pending JPS6366797A (ja) | 1986-09-09 | 1986-09-09 | メモリ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6366797A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0238640U (ja) * | 1988-09-01 | 1990-03-14 | ||
| JPH04217053A (ja) * | 1990-12-19 | 1992-08-07 | Fujitsu Ltd | 書込回数が制限されたメモリに対する書込回路 |
| JP2014106567A (ja) * | 2012-11-22 | 2014-06-09 | Fujitsu Ltd | ストレージ装置、復旧方法、および復旧プログラム |
-
1986
- 1986-09-09 JP JP61210780A patent/JPS6366797A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0238640U (ja) * | 1988-09-01 | 1990-03-14 | ||
| JPH04217053A (ja) * | 1990-12-19 | 1992-08-07 | Fujitsu Ltd | 書込回数が制限されたメモリに対する書込回路 |
| JP2014106567A (ja) * | 2012-11-22 | 2014-06-09 | Fujitsu Ltd | ストレージ装置、復旧方法、および復旧プログラム |
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