JPS6366968A - 半導体薄膜電界効果トランジスタ - Google Patents
半導体薄膜電界効果トランジスタInfo
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- JPS6366968A JPS6366968A JP61210093A JP21009386A JPS6366968A JP S6366968 A JPS6366968 A JP S6366968A JP 61210093 A JP61210093 A JP 61210093A JP 21009386 A JP21009386 A JP 21009386A JP S6366968 A JPS6366968 A JP S6366968A
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- Japan
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- electrode
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- thin film
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
本発明は、同一素子において両極性の動作ができる高性
能な薄膜電界効果トランジスタに関するものである。
能な薄膜電界効果トランジスタに関するものである。
「従来の技術ｊ
Ｎチャンネル、Ｐチャンネルのエンハンスメント形電界
効果トランジスタ（ＦＥＴ）を用いて形成した相補形Ｍ
ＯＳ（Ｃ−ＭＯＳ）は、スインヂ速度が速く、かつ消費
電力が極めて小さいため、時計や電卓の演算回路、メモ
リー回路等に広く応用されている。
効果トランジスタ（ＦＥＴ）を用いて形成した相補形Ｍ
ＯＳ（Ｃ−ＭＯＳ）は、スインヂ速度が速く、かつ消費
電力が極めて小さいため、時計や電卓の演算回路、メモ
リー回路等に広く応用されている。
Ｃ−Ｍ ＯＳは、同一基板上のＮチャンネルＦＥＴとＰ
チャンネルＦ、 Ｅ Ｔとで構成する必要がある。
チャンネルＦ、 Ｅ Ｔとで構成する必要がある。
すなわち、Ｎ形シリコン基板を用いｆこ場合には、Ｐ形
島状領域（Ｐウェル）を形成し、両チャンネルＦＥＴを
Ｎ基板中、およびＰウェル中に独立して作製する。一方
、Ｐ形基板を用いた場合には、逆の形となりＮウェルを
形成する。
島状領域（Ｐウェル）を形成し、両チャンネルＦＥＴを
Ｎ基板中、およびＰウェル中に独立して作製する。一方
、Ｐ形基板を用いた場合には、逆の形となりＮウェルを
形成する。
この様な事から、シリコン単結晶基板を用いてＣ−ＭＯ
９を作製する際には、ウェル形成に長時間の熱処理を要
し、工程が複雑となる。さらに、この種のＣ−ＭＯＳを
用いて集積回路を構成すると、寄生バイポーラ効果によ
りラッチアップ現象が生じ、動作不良となる問題がある
。
９を作製する際には、ウェル形成に長時間の熱処理を要
し、工程が複雑となる。さらに、この種のＣ−ＭＯＳを
用いて集積回路を構成すると、寄生バイポーラ効果によ
りラッチアップ現象が生じ、動作不良となる問題がある
。
以上の工程を改良し、かつラブチアツブ現象を防止する
ものとして、絶縁基板上に、薄膜電界効果トランジスタ
を用いて、Ｃ−ＭＯＳを作製する方法がある。
ものとして、絶縁基板上に、薄膜電界効果トランジスタ
を用いて、Ｃ−ＭＯＳを作製する方法がある。
第８図は、Ｃ−Ｍ ＯＳ用の薄膜電界効果トランジスタ
の従来構成を示す図である。図において、２１はガラス
、サファイア、あるいは半導体基板上に絶縁膜を被覆し
た絶縁性基板、２２はＰ形の半導体薄膜からなるチャン
ネル領域、２３はゲート絶縁膜、２４は、例えば１０
”ｃ＋＋＋−３以上の高濃度Ｎ形（Ｎ＋）の半導体から
なるソース領域、２５は高濃度Ｎ形（Ｎ＋）の半導体か
らなるドレイン領域、２６はソース電極、２７はゲート
電極、２８はドレイン電極である。この様な構造とする
ことにより、Ｎチャンネル動作の薄膜電界効果トランジ
スタとなる。
の従来構成を示す図である。図において、２１はガラス
、サファイア、あるいは半導体基板上に絶縁膜を被覆し
た絶縁性基板、２２はＰ形の半導体薄膜からなるチャン
ネル領域、２３はゲート絶縁膜、２４は、例えば１０
”ｃ＋＋＋−３以上の高濃度Ｎ形（Ｎ＋）の半導体から
なるソース領域、２５は高濃度Ｎ形（Ｎ＋）の半導体か
らなるドレイン領域、２６はソース電極、２７はゲート
電極、２８はドレイン電極である。この様な構造とする
ことにより、Ｎチャンネル動作の薄膜電界効果トランジ
スタとなる。
一方、２９は、チャンネル領域２２と同一基板上に作製
された、Ｎ形の半導体薄膜からなるチャンネル領域、３
０はゲート絶縁膜、３Ｉは、例えば１０ ”ｃｍ−３以
上の高濃度Ｐ形（Ｐ＋）の半導体からなるソース領域、
３２は高濃度Ｐ形（Ｐ＋）の半導体からなるドレイン領
域、３３はソース電極、３４はゲート電極、３５はドレ
イン電極であり、この構造によりＰチャンネル動作の薄
膜電界効果トランジスタとなる。
された、Ｎ形の半導体薄膜からなるチャンネル領域、３
０はゲート絶縁膜、３Ｉは、例えば１０ ”ｃｍ−３以
上の高濃度Ｐ形（Ｐ＋）の半導体からなるソース領域、
３２は高濃度Ｐ形（Ｐ＋）の半導体からなるドレイン領
域、３３はソース電極、３４はゲート電極、３５はドレ
イン電極であり、この構造によりＰチャンネル動作の薄
膜電界効果トランジスタとなる。
このように、従来のＣ−Ｍ ＯＳ用の薄膜電界効果トラ
ンジスタは、Ｎチャンネル動作とＰチャンネル動作の薄
膜電界効果トランジスタが別個の構造で作られる。Ｎ、
チャンネルトランジスタは、チャンネル領域がＰ形Ｓｉ
ｑ ソースおよびドレイン領域がＮ＋十形ｉで構成され
、Ｎ＋−Ｐ−Ｎ十構造となる。一方、Ｐチャンネルトラ
ンジスタは、チャンネル領域がＮ形Ｓｉ１ソースおよび
ドレイン領域がＰ＋十形ｉで構成され、Ｐ“−Ｎ−Ｐ＋
構造となる。
ンジスタは、Ｎチャンネル動作とＰチャンネル動作の薄
膜電界効果トランジスタが別個の構造で作られる。Ｎ、
チャンネルトランジスタは、チャンネル領域がＰ形Ｓｉ
ｑ ソースおよびドレイン領域がＮ＋十形ｉで構成され
、Ｎ＋−Ｐ−Ｎ十構造となる。一方、Ｐチャンネルトラ
ンジスタは、チャンネル領域がＮ形Ｓｉ１ソースおよび
ドレイン領域がＰ＋十形ｉで構成され、Ｐ“−Ｎ−Ｐ＋
構造となる。
そして、これらのＰチャンネル、Ｎチャンネルの薄膜電
界効果トランジスタを組み合わせる事が、Ｃ−ＭＯ８動
作に必要とされていた。
界効果トランジスタを組み合わせる事が、Ｃ−ＭＯ８動
作に必要とされていた。
なお、上記絶縁基板２！としては、サファイア（Ａρ、
０３）やガラス（ＳｉＯｚ）が一般に使われている。こ
れらはそれぞれＳ ＯＳ （Ｓ ｉ ｏｎ Ｓ ａｐｈ
ｉｒｅ）、Ｓ ＯＩ （Ｓ ｉ ｏｎ Ｉ ｎ５ｕｌａ
ｔｏｒ）と呼ばれ、寄生容量の低減や微細化により、高
速化も可能となる。
０３）やガラス（ＳｉＯｚ）が一般に使われている。こ
れらはそれぞれＳ ＯＳ （Ｓ ｉ ｏｎ Ｓ ａｐｈ
ｉｒｅ）、Ｓ ＯＩ （Ｓ ｉ ｏｎ Ｉ ｎ５ｕｌａ
ｔｏｒ）と呼ばれ、寄生容量の低減や微細化により、高
速化も可能となる。
［発明が解決しようとする問題点コ
上述したように、薄膜電界効果トランジスタを用いたＣ
ＭＯＳの作製においても、Ｎ形Ｓｉ島状領域とＰ形Ｓｉ
島状領域を形成し、それぞれあ島状領域にＰチャンネル
ＦＥＴ、およびＮチャンネルＦＥＴを作製しなければな
らないので、工程数の増大ならびに複雑さは解決されな
い。
ＭＯＳの作製においても、Ｎ形Ｓｉ島状領域とＰ形Ｓｉ
島状領域を形成し、それぞれあ島状領域にＰチャンネル
ＦＥＴ、およびＮチャンネルＦＥＴを作製しなければな
らないので、工程数の増大ならびに複雑さは解決されな
い。
本発明の目的は、同一素子でＮチャンネル動作およびＰ
チャンネル動作が可能で、かつエンハンスメントモード
の薄膜電界効果トランジスタを実現し、この薄膜電界効
果トランジスタによりＣ−ＭＯＳを構成することにある
。
チャンネル動作が可能で、かつエンハンスメントモード
の薄膜電界効果トランジスタを実現し、この薄膜電界効
果トランジスタによりＣ−ＭＯＳを構成することにある
。
［問題点を解決するための手段］
本発明は、薄膜電界効果トランジスタにおいて、チャン
ネル領域を無添加のＳｉ薄膜から成るｉ層、あるいは、
例えば１０ ”ｃｍ−３以下の低濃度不純物添加のＰ−
もしくはＮ一層とし、ソース領域とドレイン領域を、例
えば１０１１１ｃｍ−３以上の高濃度不純物添加のＰ＋
層Ｓｉと、Ｎ十形Ｓｉ層とから構成することを最も主要
な特徴とする。
ネル領域を無添加のＳｉ薄膜から成るｉ層、あるいは、
例えば１０ ”ｃｍ−３以下の低濃度不純物添加のＰ−
もしくはＮ一層とし、ソース領域とドレイン領域を、例
えば１０１１１ｃｍ−３以上の高濃度不純物添加のＰ＋
層Ｓｉと、Ｎ十形Ｓｉ層とから構成することを最も主要
な特徴とする。
さらに詳述すると、この発明は、
絶縁性基板（１）上に形成されたシリコン薄膜からなる
チャンネル領域（２）と、 このチャンネル領域上の所定の部分に形成されたゲート
絶縁体（３）と、 該ゲート絶縁体上に設けられたゲート電極（９）と、 前記チャンネル領域（２）の両側にそれぞれ設けられた
第１導電形の不純物拡散層（４）、（５）と、該不純物
拡散層（４）、（５）とゲート絶縁体（３）との間にそ
れぞれ設けられた第２導電形の不純物拡散層（６）、（
７）と、 一方の側の第１導電形の不純物拡散層（４）と第２導電
形の不純物拡散層（６）とを同一電極で接続して形成し
たソース電極（８）と、 他方の側の第１導電形の不純物拡散層（５）と第２導電
形の不純物拡散層（７）とを同一電極で接続して形成し
たドレイン電極（１０）と を具備することを特徴とする。
チャンネル領域（２）と、 このチャンネル領域上の所定の部分に形成されたゲート
絶縁体（３）と、 該ゲート絶縁体上に設けられたゲート電極（９）と、 前記チャンネル領域（２）の両側にそれぞれ設けられた
第１導電形の不純物拡散層（４）、（５）と、該不純物
拡散層（４）、（５）とゲート絶縁体（３）との間にそ
れぞれ設けられた第２導電形の不純物拡散層（６）、（
７）と、 一方の側の第１導電形の不純物拡散層（４）と第２導電
形の不純物拡散層（６）とを同一電極で接続して形成し
たソース電極（８）と、 他方の側の第１導電形の不純物拡散層（５）と第２導電
形の不純物拡散層（７）とを同一電極で接続して形成し
たドレイン電極（１０）と を具備することを特徴とする。
［作用］
上記構成によれば、ソース電極（８）に対して、ゲート
電極（９）およびドレイン電極（１０）に正電圧を印加
することにより、チャンネル領域（２）と、不純物拡散
層（６）と、不純物拡散層（７）とから、一方のチャン
ネル動作（例えば、Ｎチャンネル動作）が得られる。
電極（９）およびドレイン電極（１０）に正電圧を印加
することにより、チャンネル領域（２）と、不純物拡散
層（６）と、不純物拡散層（７）とから、一方のチャン
ネル動作（例えば、Ｎチャンネル動作）が得られる。
さらに、ソース電極（８）に対して、ゲート電極（９）
およびドレイン電極（１０）に負電圧を印加することに
より、チャンネル領域（２）と、不純物拡散層（４）と
、不純物拡散層（６）とから、他方のチャンネル動作（
例えば、Ｐチャンネル動作）が得られる。すなわち、同
一素子がＮチャンネル型としても、Ｐチャンネル型とし
ても利用できる。
およびドレイン電極（１０）に負電圧を印加することに
より、チャンネル領域（２）と、不純物拡散層（４）と
、不純物拡散層（６）とから、他方のチャンネル動作（
例えば、Ｐチャンネル動作）が得られる。すなわち、同
一素子がＮチャンネル型としても、Ｐチャンネル型とし
ても利用できる。
上述したように、従来のＣ−Ｍ ＯＳ構成の薄膜電界効
果トランジスタでは、ＮチャンネルトランジスタとＰチ
ャンネルトランジスタとが別々に作製されていた。これ
に対して、本発明では、同一素子でＰチャンネル型とし
ても、Ｎチャンネル型としても利用できる点が従来のも
のと異なる。
果トランジスタでは、ＮチャンネルトランジスタとＰチ
ャンネルトランジスタとが別々に作製されていた。これ
に対して、本発明では、同一素子でＰチャンネル型とし
ても、Ｎチャンネル型としても利用できる点が従来のも
のと異なる。
［実施例コ
第１図は、本発明の第１の実施例を説明する図であって
、■は、ガラス、サファイアあるいは半導体基板上に絶
縁膜を被覆した絶縁性基板、２は、真性伝導形１１ある
いは、例えばｌ Ｏ１７Ｃｍ以下の低濃度不純物添加の
Ｐ−１Ｎ−形の半導体薄膜からなるチャンネル領域、３
はゲート絶縁膜、４．５は、チャンネル領域２の両端部
に設けられたソース領域、およびドレイン領域である。
、■は、ガラス、サファイアあるいは半導体基板上に絶
縁膜を被覆した絶縁性基板、２は、真性伝導形１１ある
いは、例えばｌ Ｏ１７Ｃｍ以下の低濃度不純物添加の
Ｐ−１Ｎ−形の半導体薄膜からなるチャンネル領域、３
はゲート絶縁膜、４．５は、チャンネル領域２の両端部
に設けられたソース領域、およびドレイン領域である。
ここで、ソース領域４、およびドレイン領域５は、それ
ぞれ、例えば１０１９ｃｍ’−３以上の高濃度Ｐ形（Ｐ
＋）の半導体層からなるものである。
ぞれ、例えば１０１９ｃｍ’−３以上の高濃度Ｐ形（Ｐ
＋）の半導体層からなるものである。
また、６は、ソース領域４とゲート絶縁膜３との間に設
けられた、例えば１０１９ｃｍ−３以上の高層ＩｉＮ形
（Ｎ＋）領域、７は、ゲート絶縁Ｍ３とドレイン領域５
との間に設けられた高濃度Ｎ形（Ｎ＋）領域、８はソー
ス電極、９はゲート電極、１０はドレイン電極である。
けられた、例えば１０１９ｃｍ−３以上の高層ＩｉＮ形
（Ｎ＋）領域、７は、ゲート絶縁Ｍ３とドレイン領域５
との間に設けられた高濃度Ｎ形（Ｎ＋）領域、８はソー
ス電極、９はゲート電極、１０はドレイン電極である。
そして、ソース電極８は、ソース領域４と高濃度Ｎ影領
域６とを接続する形で設けられ、ドレイン電極ｌＯは、
ドレイン領域５と高濃度Ｎ影領域７とを接続する形で設
けられている。
域６とを接続する形で設けられ、ドレイン電極ｌＯは、
ドレイン領域５と高濃度Ｎ影領域７とを接続する形で設
けられている。
このような構造の素子のエネルギーバンド構造を第２図
に示す。第２図（ａ）は、第１図の素子断面構造におい
て、ソース領域４とドレイン領域５を結び、かつ、高濃
度Ｎ影領域６，７を含む方向Ａ Ａでのエネルギーバン
ド構造である。一方、第２図（ｂ）は、ソース領域４と
ドレイン領域５を結ｒド Ｘに １Ｑ イ「 Ｎ
正ち 有６１譚 ６ ７ ス−４ｋ 主 な い
１丁 白 ＲＲでのエネルギーバンド構造である。なお
、第２図中、ＥＦはフェルミ準位、Ｅｖは価電子帯のエ
ネルギ準位、Ｅｃは伝導帯のエネルギ準位である。
に示す。第２図（ａ）は、第１図の素子断面構造におい
て、ソース領域４とドレイン領域５を結び、かつ、高濃
度Ｎ影領域６，７を含む方向Ａ Ａでのエネルギーバン
ド構造である。一方、第２図（ｂ）は、ソース領域４と
ドレイン領域５を結ｒド Ｘに １Ｑ イ「 Ｎ
正ち 有６１譚 ６ ７ ス−４ｋ 主 な い
１丁 白 ＲＲでのエネルギーバンド構造である。なお
、第２図中、ＥＦはフェルミ準位、Ｅｖは価電子帯のエ
ネルギ準位、Ｅｃは伝導帯のエネルギ準位である。
このようなエネルギバンド構造を有する薄膜電界効果ト
ランジスタにおいて、ソース電極８の電位を基準とし、
ゲート電極９に閾値電位以上の正電位を加え、さらにド
レイン電極ＩＯに正電位を印加したときのトランジスタ
内のキャリア分布状態は、第３図のようになる。すなわ
ち、ゲート電位によってチャンネル領域２内に誘起され
た電子は、ゲート電極９とドレイン領域５との間に設け
られた高濃度Ｎ影領域７に流れ込み、ドレイン電流とな
る。
ランジスタにおいて、ソース電極８の電位を基準とし、
ゲート電極９に閾値電位以上の正電位を加え、さらにド
レイン電極ＩＯに正電位を印加したときのトランジスタ
内のキャリア分布状態は、第３図のようになる。すなわ
ち、ゲート電位によってチャンネル領域２内に誘起され
た電子は、ゲート電極９とドレイン領域５との間に設け
られた高濃度Ｎ影領域７に流れ込み、ドレイン電流とな
る。
この状態で、ゲート電圧ＶＧとドレイン電圧ＶＤを増加
させたときのトランジスタ特性例を、第・１図に示すが
、いわゆるＮチャンネル動作となる。
させたときのトランジスタ特性例を、第・１図に示すが
、いわゆるＮチャンネル動作となる。
一方、ソース電極８の電位を基■として、ケート電極９
に負電位を加え、更にトレイン電極ＩＯに負電位を印加
した場合のトランジスタ内のキャリア分布状態は、第５
図で表わされる。すなわち、ゲート電位によってチャン
ネル領域内２に誘起された正孔は、ドレイン領域５に流
れ込みドレイン電流となる。
に負電位を加え、更にトレイン電極ＩＯに負電位を印加
した場合のトランジスタ内のキャリア分布状態は、第５
図で表わされる。すなわち、ゲート電位によってチャン
ネル領域内２に誘起された正孔は、ドレイン領域５に流
れ込みドレイン電流となる。
この状態で、ゲート電位ＶＧとドレイン電位ＶＤを負電
位方向に変化させた時の、トランジスタ特性を第６図に
示すが、Ｐチャンネル動作となる。
位方向に変化させた時の、トランジスタ特性を第６図に
示すが、Ｐチャンネル動作となる。
、この様に同一素子において、ゲート電圧およびドレイ
ン電圧を所定のバイアス状態にする事により、Ｎチャン
ネル動作、Ｐチャンネル動作が可能となる。
ン電圧を所定のバイアス状態にする事により、Ｎチャン
ネル動作、Ｐチャンネル動作が可能となる。
第７図は、本発明の第２の実施例を説明する図であって
、１１はガラス、サファイアあるいは半導体基板上に絶
縁膜を被覆した絶縁性基板、１２は、真性伝導形ｉ、あ
るいはＮＬＰ″″形の半導体薄膜からなるチャンネル領
域、１３はゲート絶縁膜、１４は、高濃度Ｎ形（Ｎ＋）
の半導体層からなるソース領域、１５は、高濃度Ｎ形（
Ｎ＋）の半導体層からなるドレイン領域、１６は、ソー
ス領域１４とゲート絶縁膜１３との間に設けられた高濃
度Ｐ形（Ｐ＋）領域、１７は、ゲート絶縁膜１３とドレ
イン領域１５との間に設けられた高濃度Ｐ形（Ｐ＋）領
域、１８はソース電極、１９はゲート電極、２０はドレ
イン電極である。
、１１はガラス、サファイアあるいは半導体基板上に絶
縁膜を被覆した絶縁性基板、１２は、真性伝導形ｉ、あ
るいはＮＬＰ″″形の半導体薄膜からなるチャンネル領
域、１３はゲート絶縁膜、１４は、高濃度Ｎ形（Ｎ＋）
の半導体層からなるソース領域、１５は、高濃度Ｎ形（
Ｎ＋）の半導体層からなるドレイン領域、１６は、ソー
ス領域１４とゲート絶縁膜１３との間に設けられた高濃
度Ｐ形（Ｐ＋）領域、１７は、ゲート絶縁膜１３とドレ
イン領域１５との間に設けられた高濃度Ｐ形（Ｐ＋）領
域、１８はソース電極、１９はゲート電極、２０はドレ
イン電極である。
このような構造とすることにより、第１図に示した第１
実施例と同様に動作させることができる。
実施例と同様に動作させることができる。
すなわち、ソース電極１８の電位を基準とし、ゲート電
極１９に正電位を加え、かつドレイン電極２０に正電位
を印加させることにより、ゲート電位によりチャンネル
領域内１２に誘起された電子は、Ｎ＋のドレイン領域１
５に流れ込み、ドレイン電流となる。すなわち、トラン
ジスタ特性はＮチャンネル動作を示す。
極１９に正電位を加え、かつドレイン電極２０に正電位
を印加させることにより、ゲート電位によりチャンネル
領域内１２に誘起された電子は、Ｎ＋のドレイン領域１
５に流れ込み、ドレイン電流となる。すなわち、トラン
ジスタ特性はＮチャンネル動作を示す。
逆に、ソース電極１８の電位を基準として、ゲート電極
Ｉ９に負電位を加え、ドレイン電極２０に負電位を印加
すると、ゲート電位によりチャンネル領域内１２に誘起
された正孔は、ゲート電極Ｉ９とＮ＋ドレイン領域１５
との間に設けられた高濃度Ｐ形（Ｐ＋）領域Ｉ７に流れ
込み、ドレイン電流となる。すなわ、ち、Ｐチャンネル
動作をするトランジスタ特性を示す。この様に、第２実
施例においても、第１実施例と同様に、同一素子におい
てＮチャンネル動作、Ｐチャンネル動作が可能である。
Ｉ９に負電位を加え、ドレイン電極２０に負電位を印加
すると、ゲート電位によりチャンネル領域内１２に誘起
された正孔は、ゲート電極Ｉ９とＮ＋ドレイン領域１５
との間に設けられた高濃度Ｐ形（Ｐ＋）領域Ｉ７に流れ
込み、ドレイン電流となる。すなわ、ち、Ｐチャンネル
動作をするトランジスタ特性を示す。この様に、第２実
施例においても、第１実施例と同様に、同一素子におい
てＮチャンネル動作、Ｐチャンネル動作が可能である。
このように、本発明により、従来の薄膜電界効トランジ
スタに比べ、Ｃ−Ｍ ＯＳ回路構成を容易にするという
改善があった。
スタに比べ、Ｃ−Ｍ ＯＳ回路構成を容易にするという
改善があった。
［発明の効果コ
以上説明したように、本発明の薄膜電界効果トランジス
タは、同一素子でＮチャンネル動作およびＰチャンネル
動作が可能であり、Ｃ−ＭＯＳ回路を構成する上で、工
程数が減少できるとともに、回路構成を容易にし、かつ
回路構成の自由度を増大させるなどの利点がある。
タは、同一素子でＮチャンネル動作およびＰチャンネル
動作が可能であり、Ｃ−ＭＯＳ回路を構成する上で、工
程数が減少できるとともに、回路構成を容易にし、かつ
回路構成の自由度を増大させるなどの利点がある。
第１図は本発明の第１実施例による、Ｐ＋ Ｎ＋−ｉ
（Ｐ −、Ｎつ−Ｎ”−Ｐ＋薄膜電界効果トランジスタ
の素子断面図、第２図は前記薄膜トランジスタのエネル
ギーバンド図で、同図（ａ）はＰ”−Ｎ“−１（Ｐ−、
Ｎ−）−Ｎ ”−Ｐ＋層のエネルギーバンド図、同図（
′Ｄ）はＰ ” −１（Ｐ−、Ｎ −） −Ｐ＋層のエ
ネルギーバンド図、第３図は、前記薄膜電界効果トラン
ジスタにおいて、ゲート電極およびドレイン電極に正電
位を印加した時のトランジスタ内のキャリア分布状態を
示す図、第４図は前記薄膜電界効果トランジスタによる
Ｎチャンネルトランジスタ特性を示すグラフ、第５図は
、前記薄膜電界効果トランジスタにおいて、ゲート電極
およびドレイン電極に負電位を印加した時のトランジス
タ内のキャリア分布状態を示す図、第６図は前記薄膜電
界効果トランジスタによるＰチャンネルトランジスタ特
性を示すグラフ、第７図は本発明の第２実施例による、
Ｎ”−Ｐ”−Ｎ−（Ｐ−，１）−Ｐ”−Ｎ＋薄膜電界効
果トランジスタの素子断面図、第８図は従来のＣ−ＭＯ
Ｓ形薄膜電界効果トランジスタの構成を示す断面図であ
る。 １．１１・・・・・・絶縁性基板、 ２．１２・・・・・・真性伝導形あるいはＰ−形、Ｎ−
形グ半導体薄膜からなるチャンネル領域、 ３．１３・・・・・・ゲート絶縁膜、 ４．１４・・・・・・高濃度Ｐ形（Ｐ＋）の半導体層か
らなるソース領域、 ５．１５・・・・・・高濃度Ｐ形（Ｐ＋）の半導体層か
らなるドレイン領域、 ６、＋６・・・・・・高濃度Ｎ形（Ｎ＋）領域、７、】
７・・・・・・高濃度Ｎ形（Ｎ十）領域、８．１８・・
・・・・ソース電極、 ９．１９・・・・・・ゲート電極、 １０．２０・・・・・・ドレイン電極。 出願人 日本電信電話株式会社 第１図 第２図 （ｂ） ｃ −耐一一−Ｆ−−ｉバＰ−、Ｎ−１−一斗←−ｐ＋−第
８図 第４図 ０ ２ ４ ６ ８ ｔｏ ＋２ にレイン電圧ＶＤ （） 第５図 と 第６図 ゲートを圧ｖＧ
（Ｐ −、Ｎつ−Ｎ”−Ｐ＋薄膜電界効果トランジスタ
の素子断面図、第２図は前記薄膜トランジスタのエネル
ギーバンド図で、同図（ａ）はＰ”−Ｎ“−１（Ｐ−、
Ｎ−）−Ｎ ”−Ｐ＋層のエネルギーバンド図、同図（
′Ｄ）はＰ ” −１（Ｐ−、Ｎ −） −Ｐ＋層のエ
ネルギーバンド図、第３図は、前記薄膜電界効果トラン
ジスタにおいて、ゲート電極およびドレイン電極に正電
位を印加した時のトランジスタ内のキャリア分布状態を
示す図、第４図は前記薄膜電界効果トランジスタによる
Ｎチャンネルトランジスタ特性を示すグラフ、第５図は
、前記薄膜電界効果トランジスタにおいて、ゲート電極
およびドレイン電極に負電位を印加した時のトランジス
タ内のキャリア分布状態を示す図、第６図は前記薄膜電
界効果トランジスタによるＰチャンネルトランジスタ特
性を示すグラフ、第７図は本発明の第２実施例による、
Ｎ”−Ｐ”−Ｎ−（Ｐ−，１）−Ｐ”−Ｎ＋薄膜電界効
果トランジスタの素子断面図、第８図は従来のＣ−ＭＯ
Ｓ形薄膜電界効果トランジスタの構成を示す断面図であ
る。 １．１１・・・・・・絶縁性基板、 ２．１２・・・・・・真性伝導形あるいはＰ−形、Ｎ−
形グ半導体薄膜からなるチャンネル領域、 ３．１３・・・・・・ゲート絶縁膜、 ４．１４・・・・・・高濃度Ｐ形（Ｐ＋）の半導体層か
らなるソース領域、 ５．１５・・・・・・高濃度Ｐ形（Ｐ＋）の半導体層か
らなるドレイン領域、 ６、＋６・・・・・・高濃度Ｎ形（Ｎ＋）領域、７、】
７・・・・・・高濃度Ｎ形（Ｎ十）領域、８．１８・・
・・・・ソース電極、 ９．１９・・・・・・ゲート電極、 １０．２０・・・・・・ドレイン電極。 出願人 日本電信電話株式会社 第１図 第２図 （ｂ） ｃ −耐一一−Ｆ−−ｉバＰ−、Ｎ−１−一斗←−ｐ＋−第
８図 第４図 ０ ２ ４ ６ ８ ｔｏ ＋２ にレイン電圧ＶＤ （） 第５図 と 第６図 ゲートを圧ｖＧ
Claims (1)
- 【特許請求の範囲】 絶縁性基板（１）上に形成されたシリコン薄膜からなる
チャンネル領域（２）と、 このチャンネル領域（２）上の所定の部分に形成された
ゲート絶縁体（３）と、 該ゲート絶縁体上に設けられたゲート電極（９）と、 前記チャンネル領域（２）の両側にそれぞれ設けられた
第１導電形の不純物拡散層（４）、（５）と、該不純物
拡散層（４）、（５）とゲート絶縁体（３）との間にそ
れぞれ設けられた第２導電形の不純物拡散層（６）、（
７）と、 一方の側の第１導電形の不純物拡散層（４）と第２導電
形の不純物拡散層（６）とを同一電極で接続して形成し
たソース電極（８）と、 他方の側の第１導電形の不純物拡散層（５）と第２導電
形の不純物拡散層（７）とを同一電極で接続して形成し
たドレイン電極（１０）と を具備することを特徴とする半導体薄膜電界効果トラン
ジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61210093A JPS6366968A (ja) | 1986-09-06 | 1986-09-06 | 半導体薄膜電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61210093A JPS6366968A (ja) | 1986-09-06 | 1986-09-06 | 半導体薄膜電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6366968A true JPS6366968A (ja) | 1988-03-25 |
Family
ID=16583700
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61210093A Pending JPS6366968A (ja) | 1986-09-06 | 1986-09-06 | 半導体薄膜電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6366968A (ja) |
-
1986
- 1986-09-06 JP JP61210093A patent/JPS6366968A/ja active Pending
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