JPH09260644A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH09260644A JPH09260644A JP6107996A JP6107996A JPH09260644A JP H09260644 A JPH09260644 A JP H09260644A JP 6107996 A JP6107996 A JP 6107996A JP 6107996 A JP6107996 A JP 6107996A JP H09260644 A JPH09260644 A JP H09260644A
- Authority
- JP
- Japan
- Prior art keywords
- region
- drain region
- regions
- drain
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 42
- 230000005669 field effect Effects 0.000 claims abstract description 17
- 239000000758 substrate Substances 0.000 claims abstract description 14
- 239000012535 impurity Substances 0.000 claims description 29
- 230000002093 peripheral effect Effects 0.000 claims description 2
- 230000015556 catabolic process Effects 0.000 abstract description 38
- 238000000034 method Methods 0.000 abstract description 7
- 102000004129 N-Type Calcium Channels Human genes 0.000 abstract 1
- 108090000699 N-Type Calcium Channels Proteins 0.000 abstract 1
- 230000005684 electric field Effects 0.000 description 5
- 238000004519 manufacturing process Methods 0.000 description 4
- 150000004767 nitrides Chemical class 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- ALKWEXBKAHPJAQ-NAKRPEOUSA-N Asn-Leu-Asp-Asp Chemical compound NC(=O)C[C@H](N)C(=O)N[C@@H](CC(C)C)C(=O)N[C@@H](CC(O)=O)C(=O)N[C@@H](CC(O)=O)C(O)=O ALKWEXBKAHPJAQ-NAKRPEOUSA-N 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【課題】 電界効果型トランジスタを確実に高耐圧化す
ることである。 【解決手段】 半導体基板１上にｎＭＯＳトランジスタ
およびｐＭＯＳトランジスタを形成する。ｎＭＯＳトラ
ンジスタ側では、ｐウェル領域１１内において、ｎ+ ド
レイン領域１３から見て遠い側に位置するｎ+ ソース領
域１２の端部に接続するようにｎ領域３１を設け、ｎ+
ソース領域１２から見て遠い側に位置するｎ+ ドレイン
領域１３の端部に接続するようにｎ領域３２を設ける。
ｎ領域３１および３２は、ｐＭＯＳトランジスタのｐチ
ャネルストッパ２６と同じ工程で形成する。
ることである。 【解決手段】 半導体基板１上にｎＭＯＳトランジスタ
およびｐＭＯＳトランジスタを形成する。ｎＭＯＳトラ
ンジスタ側では、ｐウェル領域１１内において、ｎ+ ド
レイン領域１３から見て遠い側に位置するｎ+ ソース領
域１２の端部に接続するようにｎ領域３１を設け、ｎ+
ソース領域１２から見て遠い側に位置するｎ+ ドレイン
領域１３の端部に接続するようにｎ領域３２を設ける。
ｎ領域３１および３２は、ｐＭＯＳトランジスタのｐチ
ャネルストッパ２６と同じ工程で形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置に関
し、特に、電界効果型トランジスタの耐圧を高くする技
術に係わる。
し、特に、電界効果型トランジスタの耐圧を高くする技
術に係わる。
【０００２】
【従来の技術】半導体素子は、用途に応じて、バイポー
ラデバイスやＭＯＳデバイス等が使い分けられている。
ＭＯＳデバイスは、制御電流が小さい、応答速度が速
い、チップ面積を小さくできるなどの特徴を持ってい
る。
ラデバイスやＭＯＳデバイス等が使い分けられている。
ＭＯＳデバイスは、制御電流が小さい、応答速度が速
い、チップ面積を小さくできるなどの特徴を持ってい
る。
【０００３】図４は、従来のＭＯＳトランジスタの断面
図である。同図では、半導体基板上にｎＭＯＳトランジ
スタおよびｐＭＯＳトランジスタを形成した半導体装置
の例を示している。
図である。同図では、半導体基板上にｎＭＯＳトランジ
スタおよびｐＭＯＳトランジスタを形成した半導体装置
の例を示している。
【０００４】ｎＭＯＳトランジスタの構成は、以下の通
りである。すなわち、半導体基板１の表面部にｐウェル
領域１１が形成され、ｐウェル領域１１の表面部に互い
に所定間隔を隔てながらｎ+ ソース領域１２およびｎ+
ドレイン領域１３が形成されている。また、ｐウェル領
域１１の表面部においてｎ+ ソース領域１２とｎ+ ドレ
イン領域１３とが対向する位置にそれぞれｎ+ ソース領
域１２およびｎ+ ドレイン領域１３に接続するようにｎ
ＬＤＤ（Lightly Doped Drain ）領域１４およびｎＬＤ
Ｄ領域１５が形成されている。さらに、ｐウェル領域１
１内の表面部の外周近傍にｐチャネルストッパ１６が形
成されている。
りである。すなわち、半導体基板１の表面部にｐウェル
領域１１が形成され、ｐウェル領域１１の表面部に互い
に所定間隔を隔てながらｎ+ ソース領域１２およびｎ+
ドレイン領域１３が形成されている。また、ｐウェル領
域１１の表面部においてｎ+ ソース領域１２とｎ+ ドレ
イン領域１３とが対向する位置にそれぞれｎ+ ソース領
域１２およびｎ+ ドレイン領域１３に接続するようにｎ
ＬＤＤ（Lightly Doped Drain ）領域１４およびｎＬＤ
Ｄ領域１５が形成されている。さらに、ｐウェル領域１
１内の表面部の外周近傍にｐチャネルストッパ１６が形
成されている。
【０００５】ｎ+ ソース領域１２およびｎ+ ドレイン領
域１３の表面、およびｎ+ ソース領域１２とｎ+ ドレイ
ン領域１３とに挟まれる領域に位置するｐウェル領域１
１の表面には、ゲート酸化膜１７が形成されている。他
の半導体領域に表面には、フィールド酸化膜１８が形成
されている。さらに、ゲート酸化膜１７の上面におい
て、ｎＬＤＤ領域１４の端部からｐウェル領域１１を跨
ぐようにしてｎＬＤＤ領域１５の端部に至る領域にゲー
ト電極１９が形成されている。
域１３の表面、およびｎ+ ソース領域１２とｎ+ ドレイ
ン領域１３とに挟まれる領域に位置するｐウェル領域１
１の表面には、ゲート酸化膜１７が形成されている。他
の半導体領域に表面には、フィールド酸化膜１８が形成
されている。さらに、ゲート酸化膜１７の上面におい
て、ｎＬＤＤ領域１４の端部からｐウェル領域１１を跨
ぐようにしてｎＬＤＤ領域１５の端部に至る領域にゲー
ト電極１９が形成されている。
【０００６】ｐＭＯＳトランジスタは、基本的に上記ｎ
ＭＯＳトランジスタと同じ構成である。すなわち、ｎウ
ェル領域２１の表面部に、ｐ+ ソース領域２２、ｐ+ ド
レイン領域２３、ｐＬＤＤ領域２４および２５、ｎチャ
ネルストッパ２６が形成されている。また、ｎＭＯＳト
ランジスタと同様に、ゲート酸化膜２７およびゲート電
極２９が設けられている。
ＭＯＳトランジスタと同じ構成である。すなわち、ｎウ
ェル領域２１の表面部に、ｐ+ ソース領域２２、ｐ+ ド
レイン領域２３、ｐＬＤＤ領域２４および２５、ｎチャ
ネルストッパ２６が形成されている。また、ｎＭＯＳト
ランジスタと同様に、ゲート酸化膜２７およびゲート電
極２９が設けられている。
【０００７】ｎＭＯＳトランジスタのオン・オフ状態
は、ゲート電極１９に印加する電圧で制御する。たとえ
ば、このｎＭＯＳトランジスタをノーマリオフ型とする
と、ターンオンするためには、ゲート電極１９に所定値
（スレッシュホルド電圧）よりも高い電圧を印加する。
ゲート電極１９にスレッシュホルド電圧よりも高い電圧
を印加すると、ゲート電極１９の下方のｐウェル領域１
１の表面近傍領域の導電型がｐ型からｎ型に反転し、そ
こにｎチャネルが形成され、ｎ+ ソース領域１２とｎ+
ドレイン領域１３（ｎＬＤＤ領域１４とｎＬＤＤ領域１
５）との間で電荷が流れるようになる。すなわち、ｎＭ
ＯＳトランジスタがオン状態になる。
は、ゲート電極１９に印加する電圧で制御する。たとえ
ば、このｎＭＯＳトランジスタをノーマリオフ型とする
と、ターンオンするためには、ゲート電極１９に所定値
（スレッシュホルド電圧）よりも高い電圧を印加する。
ゲート電極１９にスレッシュホルド電圧よりも高い電圧
を印加すると、ゲート電極１９の下方のｐウェル領域１
１の表面近傍領域の導電型がｐ型からｎ型に反転し、そ
こにｎチャネルが形成され、ｎ+ ソース領域１２とｎ+
ドレイン領域１３（ｎＬＤＤ領域１４とｎＬＤＤ領域１
５）との間で電荷が流れるようになる。すなわち、ｎＭ
ＯＳトランジスタがオン状態になる。
【０００８】ｐＭＯＳトランジスタは、基本的に上記ｎ
ＭＯＳトランジスタと同じ動作であり、ゲート電極２９
に印加する電圧でそのオン・オフ状態を制御する。とこ
ろで、ＭＯＳトランジスタが逆バイアス状態になったと
き、その逆バイアス電圧が高くなると、ＭＯＳトランジ
スタはブレイクダウンする。ブレイクダウンが発生する
と、トランジスタ素子自体が壊れてしまうことがある。
このため、従来から、ＭＯＳトランジスタを高耐圧化す
るために様々な工夫が施されてきている。たとえば、図
４に示したｎＬＤＤ領域１４および１５（ｐＬＤＤ領域
２４および２５）は、ＭＯＳトランジスタを高耐圧化す
るために設けられた領域である。以下、図５を参照しな
がら、ｎＬＤＤ領域１４および１５を設けることによっ
てｎＭＯＳトランジスタを高耐圧化させる技術を説明す
る。
ＭＯＳトランジスタと同じ動作であり、ゲート電極２９
に印加する電圧でそのオン・オフ状態を制御する。とこ
ろで、ＭＯＳトランジスタが逆バイアス状態になったと
き、その逆バイアス電圧が高くなると、ＭＯＳトランジ
スタはブレイクダウンする。ブレイクダウンが発生する
と、トランジスタ素子自体が壊れてしまうことがある。
このため、従来から、ＭＯＳトランジスタを高耐圧化す
るために様々な工夫が施されてきている。たとえば、図
４に示したｎＬＤＤ領域１４および１５（ｐＬＤＤ領域
２４および２５）は、ＭＯＳトランジスタを高耐圧化す
るために設けられた領域である。以下、図５を参照しな
がら、ｎＬＤＤ領域１４および１５を設けることによっ
てｎＭＯＳトランジスタを高耐圧化させる技術を説明す
る。
【０００９】図５に示すように、ｎ+ ソース領域１２を
接地し、ｎ+ ドレイン領域１３に正電圧ＶR が印加され
ると、ドレイン〜ソース間が逆バイアス状態になる。こ
の状態では、ｐウェル領域１１とｎ+ ドレイン領域１３
とによって形成されているｐｎ接合の接合面からｐウェ
ル領域１１内およびｎ+ ドレイン領域１３内に空乏層が
広がる。
接地し、ｎ+ ドレイン領域１３に正電圧ＶR が印加され
ると、ドレイン〜ソース間が逆バイアス状態になる。こ
の状態では、ｐウェル領域１１とｎ+ ドレイン領域１３
とによって形成されているｐｎ接合の接合面からｐウェ
ル領域１１内およびｎ+ ドレイン領域１３内に空乏層が
広がる。
【００１０】上記逆バイアス状態において、ｎＬＤＤ領
域１５を設けなかったとすると、一般に、ｐウェル領域
１１とｎ+ ドレイン領域１３との接合面の表面近傍部
（破線Ａで囲まれた領域）でブレイクダウンが発生する
可能性が高い。このため、破線Ａで囲まれた領域に、ｎ
+ ドレイン領域１３と比べて不純物濃度が低いｎＬＤＤ
領域１５を設けている。不純物濃度が低い領域では、空
乏層が緩やかに広がるので、電界集中が緩和され、ブレ
イクダウンが発生しにくい。
域１５を設けなかったとすると、一般に、ｐウェル領域
１１とｎ+ ドレイン領域１３との接合面の表面近傍部
（破線Ａで囲まれた領域）でブレイクダウンが発生する
可能性が高い。このため、破線Ａで囲まれた領域に、ｎ
+ ドレイン領域１３と比べて不純物濃度が低いｎＬＤＤ
領域１５を設けている。不純物濃度が低い領域では、空
乏層が緩やかに広がるので、電界集中が緩和され、ブレ
イクダウンが発生しにくい。
【００１１】上記構成とすれば、破線Ａで囲まれた領域
においてブレイクダウンが発生しにくくなるので、ｎＭ
ＯＳトランジスタの耐圧が高くなる。
においてブレイクダウンが発生しにくくなるので、ｎＭ
ＯＳトランジスタの耐圧が高くなる。
【００１２】
【発明が解決しようとする課題】上述のように、ｎＬＤ
Ｄ領域１５を設けると、破線Ａで囲まれた領域ではブレ
イクダウンが発生しにくくなる。ところが、図４に示す
従来のＭＯＳトランジスタでは、他の領域で発生するブ
レイクダウンを防ぐ構成を設けていない。たとえば、上
記逆バイアス状態においては、破線Ａで囲まれた領域以
外では、ｎ+ ソース領域１２から見て遠い側に位置する
ｎ+ ドレイン領域１３の端部（破線Ｂで囲まれた領域）
でブレイクダウンが発生する可能性が高い。実際のとこ
ろ、各半導体領域の不純物濃度や形状によっては、ｎＬ
ＤＤ領域１４または１５を設けない構成であっても、破
線Ａで囲まれた領域よりも先に破線Ｂで囲まれた領域で
ブレイクダウンが起こることもある。
Ｄ領域１５を設けると、破線Ａで囲まれた領域ではブレ
イクダウンが発生しにくくなる。ところが、図４に示す
従来のＭＯＳトランジスタでは、他の領域で発生するブ
レイクダウンを防ぐ構成を設けていない。たとえば、上
記逆バイアス状態においては、破線Ａで囲まれた領域以
外では、ｎ+ ソース領域１２から見て遠い側に位置する
ｎ+ ドレイン領域１３の端部（破線Ｂで囲まれた領域）
でブレイクダウンが発生する可能性が高い。実際のとこ
ろ、各半導体領域の不純物濃度や形状によっては、ｎＬ
ＤＤ領域１４または１５を設けない構成であっても、破
線Ａで囲まれた領域よりも先に破線Ｂで囲まれた領域で
ブレイクダウンが起こることもある。
【００１３】このように、図４に示すＭＯＳトランジス
タでは、ｎＬＤＤ領域１４および１５（ｐＬＤＤ領域２
４および２５）を設けることによって、破線Ａで囲まれ
た領域でのブレイクダウンを防ぐようにしているが、他
の領域で発生するブレイクダウンを防ぐ構成を設けてい
なかった。このため、たとえば、さほど大きな逆バイア
ス電圧が印加されなくても、破線Ｂで囲まれた領域でブ
レイクダウンが発生してしまうことがあり、ＬＤＤ領域
を設けたにもかかわらず高耐圧が得られないことがあっ
た。すなわち、従来のＭＯＳトランジスタの高耐圧化方
法は十分ではなかった。
タでは、ｎＬＤＤ領域１４および１５（ｐＬＤＤ領域２
４および２５）を設けることによって、破線Ａで囲まれ
た領域でのブレイクダウンを防ぐようにしているが、他
の領域で発生するブレイクダウンを防ぐ構成を設けてい
なかった。このため、たとえば、さほど大きな逆バイア
ス電圧が印加されなくても、破線Ｂで囲まれた領域でブ
レイクダウンが発生してしまうことがあり、ＬＤＤ領域
を設けたにもかかわらず高耐圧が得られないことがあっ
た。すなわち、従来のＭＯＳトランジスタの高耐圧化方
法は十分ではなかった。
【００１４】本発明の課題は、ＭＯＳトランジスタを確
実に高耐圧化することである。
実に高耐圧化することである。
【００１５】
【課題を解決するための手段】本発明の半導体装置は、
半導体基板の表面部に電界効果型トランジスタ、特にＭ
ＯＳトランジスタのソース領域およびドレイン領域が形
成された構成である。そして、ソース領域から遠い側の
ドレイン領域の端部に接続してそのドレイン領域よりも
低い不純物濃度でそのドレイン領域と同じ導電型の半導
体領域を形成する。
半導体基板の表面部に電界効果型トランジスタ、特にＭ
ＯＳトランジスタのソース領域およびドレイン領域が形
成された構成である。そして、ソース領域から遠い側の
ドレイン領域の端部に接続してそのドレイン領域よりも
低い不純物濃度でそのドレイン領域と同じ導電型の半導
体領域を形成する。
【００１６】上記半導体領域を形成する場所は、上記電
界効果型トランジスタが逆バイアス状態になったとき
に、空乏層による電界集中が起こりやすい。ところが、
上記半導体領域は、ドレイン領域と比べて不純物濃度が
低いので、その領域内では空乏層が緩やかに広がる。し
たがって、電界集中が緩和され、耐圧が高くなる。
界効果型トランジスタが逆バイアス状態になったとき
に、空乏層による電界集中が起こりやすい。ところが、
上記半導体領域は、ドレイン領域と比べて不純物濃度が
低いので、その領域内では空乏層が緩やかに広がる。し
たがって、電界集中が緩和され、耐圧が高くなる。
【００１７】半導体基板の表面部に第１の導電型の第１
の電界効果型トランジスタおよび第２の導電型の第２の
電界効果型トランジスタを形成する構成の場合は、第１
の電界効果型トランジスタにおいて、ソース領域から遠
い側のドレイン領域の端部の周辺領域に、そのドレイン
領域よりも低い不純物濃度でそのドレイン領域と同じ導
電型の半導体領域を、第２の電界効果型トランジスタの
チャネルストッパと同じ工程で形成する。
の電界効果型トランジスタおよび第２の導電型の第２の
電界効果型トランジスタを形成する構成の場合は、第１
の電界効果型トランジスタにおいて、ソース領域から遠
い側のドレイン領域の端部の周辺領域に、そのドレイン
領域よりも低い不純物濃度でそのドレイン領域と同じ導
電型の半導体領域を、第２の電界効果型トランジスタの
チャネルストッパと同じ工程で形成する。
【００１８】上記製造方法によれば、工程数を増やすこ
となく、上記高耐圧化のための半導体領域を設けること
ができる。
となく、上記高耐圧化のための半導体領域を設けること
ができる。
【００１９】
【発明の実施の形態】本実施形態では、従来技術として
採り上げた構成と同様に、半導体基板上にｎＭＯＳトラ
ンジスタおよｐＭＯＳトランジスタを形成した半導体装
置を例として説明する。本実施形態のＭＯＳトランジス
タは、図５に示す破線Ｂで囲まれた領域でブレイクダウ
ンが発生しにくくなるように、その領域にドレイン領域
と同じ導電型でありかつそのドレイン領域よりも不純物
濃度の低い領域を設けた構成である。以下、図を参照し
ながら説明する。
採り上げた構成と同様に、半導体基板上にｎＭＯＳトラ
ンジスタおよｐＭＯＳトランジスタを形成した半導体装
置を例として説明する。本実施形態のＭＯＳトランジス
タは、図５に示す破線Ｂで囲まれた領域でブレイクダウ
ンが発生しにくくなるように、その領域にドレイン領域
と同じ導電型でありかつそのドレイン領域よりも不純物
濃度の低い領域を設けた構成である。以下、図を参照し
ながら説明する。
【００２０】図１は、本発明の一実施形態の半導体装置
の断面図である。図１において、図４で使用した符号を
用いる場合は、図４で説明した領域と同じ領域を指す。
本実施形態のｎＭＯＳトランジスタは、図４に示すｎＭ
ＯＳトランジスタに対してｎ領域３１および３２を設け
た構成であり、本実施形態のｐＭＯＳトランジスタは、
図４に示すｐＭＯＳトランジスタに対してｐ領域３３お
よび３４を設けた構成である。すなわち、本実施形態の
ｎＭＯＳトランジスタは、ｐウェル領域１１内におい
て、ｎ+ ドレイン領域１３から見て遠い側に位置するｎ
+ ソース領域１２の端部に接続するようにｎ領域３１を
設け、ｎ+ ソース領域１２から見て遠い側に位置するｎ
+ ドレイン領域１３の端部に接続するようにｎ領域３２
を設けた構成である。ｎ領域３１および３２の不純物濃
度は、ｎ+ ソース領域１２またはｎ+ ドレイン領域１３
の不純物濃度よりも低く形成している。また、ｐ領域３
３および３４を形成する位置および不純物濃度は、基本
的に、上記ｎ領域３１および３２を形成する場合と同じ
である。
の断面図である。図１において、図４で使用した符号を
用いる場合は、図４で説明した領域と同じ領域を指す。
本実施形態のｎＭＯＳトランジスタは、図４に示すｎＭ
ＯＳトランジスタに対してｎ領域３１および３２を設け
た構成であり、本実施形態のｐＭＯＳトランジスタは、
図４に示すｐＭＯＳトランジスタに対してｐ領域３３お
よび３４を設けた構成である。すなわち、本実施形態の
ｎＭＯＳトランジスタは、ｐウェル領域１１内におい
て、ｎ+ ドレイン領域１３から見て遠い側に位置するｎ
+ ソース領域１２の端部に接続するようにｎ領域３１を
設け、ｎ+ ソース領域１２から見て遠い側に位置するｎ
+ ドレイン領域１３の端部に接続するようにｎ領域３２
を設けた構成である。ｎ領域３１および３２の不純物濃
度は、ｎ+ ソース領域１２またはｎ+ ドレイン領域１３
の不純物濃度よりも低く形成している。また、ｐ領域３
３および３４を形成する位置および不純物濃度は、基本
的に、上記ｎ領域３１および３２を形成する場合と同じ
である。
【００２１】ところで、ＭＯＳトランジスタが逆バイア
ス状態になったとき、電圧の印加のしかたにもよるが、
通常ドレイン側でブレイクダウンが発生する。したがっ
て、本実施形態において耐圧を高めるために新たに設け
る半導体領域（ｎＭＯＳトランジスタにおいてはｎ領域
３１および３２、ｐＭＯＳトランジスタにおいてはｐ領
域３３および３４）をドレイン側のみに形成するように
してもよい。ただし、ソース側の構造とドレイン側の構
造とを同じにしておけば、ソース領域およびドレイン領
域の役割を互いに置き換えて使用することも可能になる
ので、ソース側に対しても同様に上記半導体領域を設け
ておけば、半導体基板上でのレイアウトの自由度が上が
る。
ス状態になったとき、電圧の印加のしかたにもよるが、
通常ドレイン側でブレイクダウンが発生する。したがっ
て、本実施形態において耐圧を高めるために新たに設け
る半導体領域（ｎＭＯＳトランジスタにおいてはｎ領域
３１および３２、ｐＭＯＳトランジスタにおいてはｐ領
域３３および３４）をドレイン側のみに形成するように
してもよい。ただし、ソース側の構造とドレイン側の構
造とを同じにしておけば、ソース領域およびドレイン領
域の役割を互いに置き換えて使用することも可能になる
ので、ソース側に対しても同様に上記半導体領域を設け
ておけば、半導体基板上でのレイアウトの自由度が上が
る。
【００２２】次に、上記構成のｎＭＯＳトランジスタお
よびｐＭＯＳトランジスタの製造工程の一例を説明す
る。まず、半導体基板１の表面部にｐウェル領域１１お
よびｎウェル領域２１を形成する。つづいて、半導体基
板１の上面に一様に窒化膜（Ｓｉ3 Ｎ4 膜）を形成した
後、ゲート酸化膜１７および２７を形成する領域を除い
てその窒化膜を除去する。そして、ｐウェル領域１１の
所定領域にｎ領域３１および３２を形成するためのｎ型
不純物と、ｎウェル領域２１の所定領域にｎチャネルス
トッパ２６を形成するためのｎ型不純物とを同時にイオ
ン打込みする。また、ｐウェル領域１１の所定領域にｐ
チャネルストッパ１６を形成するためのｐ型不純物と、
ｎウェル領域２１の所定領域にｐ領域３３および３４を
形成するためのｐ型不純物とを同時にイオン打込みす
る。
よびｐＭＯＳトランジスタの製造工程の一例を説明す
る。まず、半導体基板１の表面部にｐウェル領域１１お
よびｎウェル領域２１を形成する。つづいて、半導体基
板１の上面に一様に窒化膜（Ｓｉ3 Ｎ4 膜）を形成した
後、ゲート酸化膜１７および２７を形成する領域を除い
てその窒化膜を除去する。そして、ｐウェル領域１１の
所定領域にｎ領域３１および３２を形成するためのｎ型
不純物と、ｎウェル領域２１の所定領域にｎチャネルス
トッパ２６を形成するためのｎ型不純物とを同時にイオ
ン打込みする。また、ｐウェル領域１１の所定領域にｐ
チャネルストッパ１６を形成するためのｐ型不純物と、
ｎウェル領域２１の所定領域にｐ領域３３および３４を
形成するためのｐ型不純物とを同時にイオン打込みす
る。
【００２３】この状態で半導体基板１の上面を熱酸化す
ることにより、フィールド酸化膜１８が形成される。ま
た、この熱酸化工程により、上記イオン打込みされた不
純物がｐウェル領域１１およびｎウェル領域２１内でそ
れぞれ拡散され、ｐチャネルストッパ１６、ｎ領域３１
および３２、ｎチャネルストッパ２６、ｐ領域３３およ
び３４が形成される。
ることにより、フィールド酸化膜１８が形成される。ま
た、この熱酸化工程により、上記イオン打込みされた不
純物がｐウェル領域１１およびｎウェル領域２１内でそ
れぞれ拡散され、ｐチャネルストッパ１６、ｎ領域３１
および３２、ｎチャネルストッパ２６、ｐ領域３３およ
び３４が形成される。
【００２４】続いて、上記窒化膜を除去し、その領域に
ゲート酸化膜１７および２７を形成する。ゲート酸化膜
１７上にゲート電極１９を設け、ゲート酸化膜２７上に
ゲート電極２９を設ける。ゲート電極１９および２９
は、例えば、ポリシリコンで形成する。この後、ｎＬＤ
Ｄ領域１４、１５、およびｐＬＤＤ領域２４、２５を形
成する。
ゲート酸化膜１７および２７を形成する。ゲート酸化膜
１７上にゲート電極１９を設け、ゲート酸化膜２７上に
ゲート電極２９を設ける。ゲート電極１９および２９
は、例えば、ポリシリコンで形成する。この後、ｎＬＤ
Ｄ領域１４、１５、およびｐＬＤＤ領域２４、２５を形
成する。
【００２５】つづいて、ｎＭＯＳトランジスタ側では、
ｎ+ ソース領域１２およびｎ+ ドレイン領域１３を形成
するためのｎ型不純物を注入し、ｐＭＯＳトランジスタ
側では、ｐ+ ソース領域２２およびｐ+ ドレイン領域２
３を形成するためのｐ型不純物を注入する。これらの不
純物は、熱拡散によってそれぞれｐウェル領域１１およ
びｎウェル領域２１内に拡散され、ｎ+ ソース領域１
２、ｎ+ ドレイン領域１３、ｐ+ ソース領域２２、ｐ+
ドレイン領域２３が形成される。このとき、ｎ+ソース
領域１２およびｎ+ ドレイン領域１３は、それぞれその
端部がｎ領域３１および３２に接続され、ｐ+ ソース領
域２２およびｐ+ ドレイン領域２３は、それぞれその端
部がｐ領域３３および３４に接続される。
ｎ+ ソース領域１２およびｎ+ ドレイン領域１３を形成
するためのｎ型不純物を注入し、ｐＭＯＳトランジスタ
側では、ｐ+ ソース領域２２およびｐ+ ドレイン領域２
３を形成するためのｐ型不純物を注入する。これらの不
純物は、熱拡散によってそれぞれｐウェル領域１１およ
びｎウェル領域２１内に拡散され、ｎ+ ソース領域１
２、ｎ+ ドレイン領域１３、ｐ+ ソース領域２２、ｐ+
ドレイン領域２３が形成される。このとき、ｎ+ソース
領域１２およびｎ+ ドレイン領域１３は、それぞれその
端部がｎ領域３１および３２に接続され、ｐ+ ソース領
域２２およびｐ+ ドレイン領域２３は、それぞれその端
部がｐ領域３３および３４に接続される。
【００２６】実際には、上記工程に続いて、ソース電
極、ドレイン電極、およびそれらに接続する配線パター
ン等が形成される。上述のように、本実施形態のＭＯＳ
トランジスタは、図４に示す従来のＭＯＳトランジスタ
に対してｎ領域３１、３２、およびｐ領域３３、３４を
設ける構成であるが、これらの領域は、それぞれ、ｎチ
ャネルストッパ２６およびｐチャネルストッパ１６と同
じ工程で形成される。すなわち、ｐチャネルストッパ１
６またはｎチャネルストッパ２６を形成するための不純
物をイオン打込みする際に使用するマスクのパターンを
変更するだけで、従来と比べて製造工程を増やすことな
くｎ領域３１、３２、およびｐ領域３３、３４を形成す
ることができる。
極、ドレイン電極、およびそれらに接続する配線パター
ン等が形成される。上述のように、本実施形態のＭＯＳ
トランジスタは、図４に示す従来のＭＯＳトランジスタ
に対してｎ領域３１、３２、およびｐ領域３３、３４を
設ける構成であるが、これらの領域は、それぞれ、ｎチ
ャネルストッパ２６およびｐチャネルストッパ１６と同
じ工程で形成される。すなわち、ｐチャネルストッパ１
６またはｎチャネルストッパ２６を形成するための不純
物をイオン打込みする際に使用するマスクのパターンを
変更するだけで、従来と比べて製造工程を増やすことな
くｎ領域３１、３２、およびｐ領域３３、３４を形成す
ることができる。
【００２７】なお、ｐチャネルストッパ１６またはｎチ
ャネルストッパ２６は、寄生ＭＯＳトランジスタによる
影響を防ぐための構成として従来から広く知られてい
る。図２を参照しながら、ｎ領域３１、３２、およびｐ
領域３３、３４を設けたことによる効果を説明する。こ
こでは、ｎＭＯＳトランジスタを採り上げて説明する。
また、図２では、図５で説明した状態と同様に、ｎ+ ソ
ース領域１２を接地し、ｎ+ ドレイン領域１３に正電圧
ＶR が印加され、ドレイン〜ソース間が逆バイアス状態
になっている。このように逆バイアス電圧が印加される
と、ｐウェル領域１１とｎ+ ドレイン領域１３とによっ
て形成されているｐｎ接合の接合面からｐウェル領域１
１内およびｎ+ ドレイン領域１３内に空乏層が広がる。
ャネルストッパ２６は、寄生ＭＯＳトランジスタによる
影響を防ぐための構成として従来から広く知られてい
る。図２を参照しながら、ｎ領域３１、３２、およびｐ
領域３３、３４を設けたことによる効果を説明する。こ
こでは、ｎＭＯＳトランジスタを採り上げて説明する。
また、図２では、図５で説明した状態と同様に、ｎ+ ソ
ース領域１２を接地し、ｎ+ ドレイン領域１３に正電圧
ＶR が印加され、ドレイン〜ソース間が逆バイアス状態
になっている。このように逆バイアス電圧が印加される
と、ｐウェル領域１１とｎ+ ドレイン領域１３とによっ
て形成されているｐｎ接合の接合面からｐウェル領域１
１内およびｎ+ ドレイン領域１３内に空乏層が広がる。
【００２８】図５に示す従来の構成では、破線Ｂで囲ま
れた領域でブレイクダウンが発生しやすかった。ところ
が、本実施形態では、その領域にｎ+ ソース領域１２ま
たはｎ+ ドレイン領域１３よりも不純物濃度の低いｎ領
域３２を形成してある。
れた領域でブレイクダウンが発生しやすかった。ところ
が、本実施形態では、その領域にｎ+ ソース領域１２ま
たはｎ+ ドレイン領域１３よりも不純物濃度の低いｎ領
域３２を形成してある。
【００２９】このため、破線Ｂで囲まれた領域において
ｎ型の半導体領域側の空乏層は、ｎ領域３２内を緩やか
に広がる。よく知られているように、空乏層が緩やかに
広がる領域では、電界強度が弱く、ブレイクダウンが起
こりにくい。このため、本実施形態では、破線Ｂで囲ま
れた領域でブレイクダウンが起こりにくい。
ｎ型の半導体領域側の空乏層は、ｎ領域３２内を緩やか
に広がる。よく知られているように、空乏層が緩やかに
広がる領域では、電界強度が弱く、ブレイクダウンが起
こりにくい。このため、本実施形態では、破線Ｂで囲ま
れた領域でブレイクダウンが起こりにくい。
【００３０】一方、破線Ｂで囲まれた領域においてｐ型
の半導体領域側の空乏層は、ｎ領域３２を設けたことに
より、ｎ+ ドレイン領域１３およびｎ領域３２をまとめ
て包み込むように広がる。このため、その領域での空乏
層は緩やかな曲線（曲面）となり、このことによっても
ブレイクダウンが起こりにくなる。
の半導体領域側の空乏層は、ｎ領域３２を設けたことに
より、ｎ+ ドレイン領域１３およびｎ領域３２をまとめ
て包み込むように広がる。このため、その領域での空乏
層は緩やかな曲線（曲面）となり、このことによっても
ブレイクダウンが起こりにくなる。
【００３１】このように、本実施形態のｎＭＯＳトラン
ジスタは、ｎ領域３２を設けたことにより、ｎ+ ドレイ
ン領域１３のフィールド酸化膜１８側の端部（破線Ｂで
囲まれた領域）での電界集中を緩和し、ブレイクダウン
を起こりにくくした。すなわち、本実施形態のｎＭＯＳ
トランジスタでは、上述したブレイクダウンが発生しや
すい２つの領域のうち、破線Ａで囲まれた領域（ｎ+ ド
レイン領域１３のゲート電極１９側の端部）に対して
は、ｎＬＤＤ領域１５を設けることによって高耐圧化を
施し、破線Ｂで囲まれた領域（ｎ+ ドレイン領域１３の
フィールド酸化膜１８側の端部）に対しては、ｎ領域３
２を設けることによって高耐圧化を施している。この結
果、ｎＭＯＳトランジスタの耐圧が高くなる。
ジスタは、ｎ領域３２を設けたことにより、ｎ+ ドレイ
ン領域１３のフィールド酸化膜１８側の端部（破線Ｂで
囲まれた領域）での電界集中を緩和し、ブレイクダウン
を起こりにくくした。すなわち、本実施形態のｎＭＯＳ
トランジスタでは、上述したブレイクダウンが発生しや
すい２つの領域のうち、破線Ａで囲まれた領域（ｎ+ ド
レイン領域１３のゲート電極１９側の端部）に対して
は、ｎＬＤＤ領域１５を設けることによって高耐圧化を
施し、破線Ｂで囲まれた領域（ｎ+ ドレイン領域１３の
フィールド酸化膜１８側の端部）に対しては、ｎ領域３
２を設けることによって高耐圧化を施している。この結
果、ｎＭＯＳトランジスタの耐圧が高くなる。
【００３２】なお、ｐＭＯＳトランジスタにおいても、
同様の作用により、ｐ領域３３および３４を設けること
によって高耐圧化が実現される。図３は、本発明の他の
実施形態の半導体装置の断面図である。図３において、
図１で使用した符号を用いる場合は、図１で説明した領
域と同じ領域を指す。なお、ここでは、ｎＭＯＳトラン
ジスタのみを示す。また、半導体基板１をｐ型とし、ｐ
ウェル領域１１を設けていない。
同様の作用により、ｐ領域３３および３４を設けること
によって高耐圧化が実現される。図３は、本発明の他の
実施形態の半導体装置の断面図である。図３において、
図１で使用した符号を用いる場合は、図１で説明した領
域と同じ領域を指す。なお、ここでは、ｎＭＯＳトラン
ジスタのみを示す。また、半導体基板１をｐ型とし、ｐ
ウェル領域１１を設けていない。
【００３３】図３に示す構成では、図１に示したｎ領域
３１および３２の代わりに、ｎ- 領域３５および３６を
設けている。ｎ- 領域３５および３６は、それぞれｎ+
ソース領域１２およびｎ+ ドレイン領域１３のフィール
ド酸化膜１８側の端部を覆うように、ｎ+ ソース領域１
２およびｎ+ ドレイン領域１３よりも深く拡散させて形
成している。また、ｎ- 領域３５および３６の不純物濃
度は、ｎ+ ソース領域１２およびｎ+ ドレイン領域１３
に対して十分に低くする。あるいは、ｎ- 領域３５およ
び３６の不純物濃度をｎＬＤＤ領域１４または１５と同
程度としてもよい。いずれにしても、ｎ- 領域３５およ
び３６を独立した工程で形成するのであれば、その不純
物濃度を任意に設定できる。
３１および３２の代わりに、ｎ- 領域３５および３６を
設けている。ｎ- 領域３５および３６は、それぞれｎ+
ソース領域１２およびｎ+ ドレイン領域１３のフィール
ド酸化膜１８側の端部を覆うように、ｎ+ ソース領域１
２およびｎ+ ドレイン領域１３よりも深く拡散させて形
成している。また、ｎ- 領域３５および３６の不純物濃
度は、ｎ+ ソース領域１２およびｎ+ ドレイン領域１３
に対して十分に低くする。あるいは、ｎ- 領域３５およ
び３６の不純物濃度をｎＬＤＤ領域１４または１５と同
程度としてもよい。いずれにしても、ｎ- 領域３５およ
び３６を独立した工程で形成するのであれば、その不純
物濃度を任意に設定できる。
【００３４】図３に示すｎＭＯＳトランジスタは、ｎ-
領域３５および３６を設けたので、ｎ領域３１および３
２を設けた場合と同様の作用により耐圧が高くなる。ま
た、ｎ- 領域３５および３６は、たとえば、図１に示し
た構成とは異なり、ｎチャネルストッパ２６と同じ工程
で形成するという制約がないので、その不純物濃度を十
分に低くすることができる。ｎ- 領域３５および３６の
不純物濃度を十分に低くすれば、その領域での空乏層の
広がりがさらに緩やかになり、よりブレイクダウンが起
こりにくくなる。
領域３５および３６を設けたので、ｎ領域３１および３
２を設けた場合と同様の作用により耐圧が高くなる。ま
た、ｎ- 領域３５および３６は、たとえば、図１に示し
た構成とは異なり、ｎチャネルストッパ２６と同じ工程
で形成するという制約がないので、その不純物濃度を十
分に低くすることができる。ｎ- 領域３５および３６の
不純物濃度を十分に低くすれば、その領域での空乏層の
広がりがさらに緩やかになり、よりブレイクダウンが起
こりにくくなる。
【００３５】なお、図３では、ｎＭＯＳトランジスタに
ついて説明したが、ｐＭＯＳトランジスタについても同
様である。また、上記実施形態では、ＭＯＳトランジス
タを採り上げて説明したが、他の電界効果型トランジス
タにも適用可能である。
ついて説明したが、ｐＭＯＳトランジスタについても同
様である。また、上記実施形態では、ＭＯＳトランジス
タを採り上げて説明したが、他の電界効果型トランジス
タにも適用可能である。
【００３６】
【発明の効果】電界効果型トランジスタのソース領域か
ら遠い側のドレイン領域の端部に接続して、ドレイン領
域と同じ導電型でありかつそのドレイン領域よりも不純
物濃度の低い低濃度領域を設けたので、そこでブレイク
ダウンが起こりにくくなり、耐圧が高くなる。また、上
記低濃度領域を電界効果型トランジスタのチャネルスト
ッパと同じ工程で形成するので、製造工程数が増えるこ
とはない。
ら遠い側のドレイン領域の端部に接続して、ドレイン領
域と同じ導電型でありかつそのドレイン領域よりも不純
物濃度の低い低濃度領域を設けたので、そこでブレイク
ダウンが起こりにくくなり、耐圧が高くなる。また、上
記低濃度領域を電界効果型トランジスタのチャネルスト
ッパと同じ工程で形成するので、製造工程数が増えるこ
とはない。
【図１】本発明の一実施形態の半導体装置の断面図であ
る。
る。
【図２】本発明の効果を説明する図である。
【図３】本発明の他の実施形態の半導体装置の断面図で
ある。
ある。
【図４】従来のＭＯＳトランジスタの断面図である。
【図５】従来のＭＯＳトランジスタの問題点を説明する
図である。
図である。
１ 半導体基板 １１ ｐウェル領域 １２ ｎ+ ソース領域 １３ ｎ+ ドレイン領域 １４、１５ ｎＬＤＤ領域 １６ ｐチャネルストッパ １７、２７ ゲート酸化膜 １８ フィールド酸化膜 １９、２９ ゲート電極 ２１ ｎウェル領域 ２２ ｐ+ ソース領域 ２３ ｐ+ ドレイン領域 ２４、２５ ｐＬＤＤ領域 ２６ ｎチャネルストッパ ３１、３２ ｎ領域 ３３、３４ ｐ領域 ３５、３６ ｎ- 領域
Claims (3)
- 【請求項１】 半導体基板の表面部に電界効果型トラン
ジスタのソース領域およびドレイン領域が形成された半
導体装置において、 ソース領域から遠い側のドレイン領域の端部に接続して
ドレイン領域よりも低い不純物濃度でドレイン領域と同
じ導電型の半導体領域を形成したことを特徴とする半導
体装置。 - 【請求項２】 ドレイン領域から遠い側のソース領域の
端部に接続してソース領域よりも低い不純物濃度でソー
ス領域と同じ導電型の半導体領域を形成したことを特徴
とする請求項１に記載の半導体装置。 - 【請求項３】 半導体基板の表面部に第１の導電型の第
１の電界効果型トランジスタおよび第２の導電型の第２
の電界効果型トランジスタが形成された半導体装置であ
って、 第１の電界効果型トランジスタにおいて、ソース領域か
ら遠い側のドレイン領域の端部の周辺領域に、そのドレ
イン領域よりも低い不純物濃度でそのドレイン領域と同
じ導電型の半導体領域を、第２の電界効果型トランジス
タのチャネルストッパと同じ工程で形成することを特徴
とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6107996A JPH09260644A (ja) | 1996-03-18 | 1996-03-18 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6107996A JPH09260644A (ja) | 1996-03-18 | 1996-03-18 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09260644A true JPH09260644A (ja) | 1997-10-03 |
Family
ID=13160767
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6107996A Withdrawn JPH09260644A (ja) | 1996-03-18 | 1996-03-18 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09260644A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006295008A (ja) * | 2005-04-13 | 2006-10-26 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| JP2011181694A (ja) * | 2010-03-01 | 2011-09-15 | Renesas Electronics Corp | 半導体装置及びその製造方法 |
-
1996
- 1996-03-18 JP JP6107996A patent/JPH09260644A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006295008A (ja) * | 2005-04-13 | 2006-10-26 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| JP2011181694A (ja) * | 2010-03-01 | 2011-09-15 | Renesas Electronics Corp | 半導体装置及びその製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6307238B1 (en) | Methods of forming field effect transistors and field effect transistor circuitry | |
| US4035826A (en) | Reduction of parasitic bipolar effects in integrated circuits employing insulated gate field effect transistors via the use of low resistance substrate contacts extending through source region | |
| US4893164A (en) | Complementary semiconductor device having high switching speed and latchup-free capability | |
| JP2800702B2 (ja) | 半導体装置 | |
| US6307224B1 (en) | Double diffused mosfet | |
| US20110254096A1 (en) | Semiconductor device having non-silicide region in which no silicide is formed on diffusion layer | |
| JPS627701B2 (ja) | ||
| US7851883B2 (en) | Semiconductor device and method of manufacture thereof | |
| US6204100B1 (en) | CMOS device and method for fabricating the same | |
| JPS63244874A (ja) | 入力保護回路 | |
| US5696397A (en) | Input protection circuit and method of fabricating semiconductor integrated circuit | |
| JPH09260644A (ja) | 半導体装置 | |
| JPS638623B2 (ja) | ||
| JP2737629B2 (ja) | Ｃｍｏｓ構成の出力回路を有する半導体装置 | |
| JP3761162B2 (ja) | バイポーラトランジスタ及びこれを用いた半導体装置 | |
| US20010001497A1 (en) | Semiconductor device and method for manufacturing the same | |
| JP5517691B2 (ja) | 半導体装置およびその製造方法 | |
| JPS5944784B2 (ja) | 相補型ｍｏｓ半導体装置 | |
| KR900000070B1 (ko) | 반도체장치 및 그 제조방법 | |
| JPS62141754A (ja) | 高耐圧半導体装置 | |
| JP3592734B2 (ja) | Ｍｏｓ型電界効果トランジスタおよびその製造方法 | |
| JPH0770628B2 (ja) | 半導体装置およびその製造方法 | |
| JP2953061B2 (ja) | 高耐圧ｍｏｓトランジスタとその製造方法 | |
| KR100293270B1 (ko) | 씨모스 트랜지스터 제조방법 | |
| KR950003238B1 (ko) | 다중-전극을 이용한 논리소자의 구조 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20030603 |