JPS6367378B2 - - Google Patents
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- Publication number
- JPS6367378B2 JPS6367378B2 JP9555883A JP9555883A JPS6367378B2 JP S6367378 B2 JPS6367378 B2 JP S6367378B2 JP 9555883 A JP9555883 A JP 9555883A JP 9555883 A JP9555883 A JP 9555883A JP S6367378 B2 JPS6367378 B2 JP S6367378B2
- Authority
- JP
- Japan
- Prior art keywords
- input
- output
- unit
- terminal
- output circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/28—Data switching networks characterised by path configuration, e.g. LAN [Local Area Networks] or WAN [Wide Area Networks]
- H04L12/42—Loop networks
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
- Small-Scale Networks (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、分散して配置された局部的な各種制
御装置またはデータ端末装置等と、電算機等の上
位装置との間において、データの中継を行なうた
めに用いるデータ中継装置の改良に関するもので
ある。
御装置またはデータ端末装置等と、電算機等の上
位装置との間において、データの中継を行なうた
めに用いるデータ中継装置の改良に関するもので
ある。
第１図は、多数のデータ中継装置（以下、中継
装置）によるハイアラーキシステムのブロツク図
であり、各個に図上省略した制御装置またはデー
タ端末装置等を収容する中継装置REPY1，REPY2
が、ブランチラインを構成する伝送路lb1〜lb3に
より直列に接続されていると共に、上位装置
HREおよび中継装置REPX1，REPX2が、メイン
ラインを構成する伝送路ln1〜ln3により直列に接
続されており、中継装置REPX2，REPX1を介し、
中継装置REPY1，REPY2が上位装置HREとのデ
ータ送受信を行なうものとなつている。
装置）によるハイアラーキシステムのブロツク図
であり、各個に図上省略した制御装置またはデー
タ端末装置等を収容する中継装置REPY1，REPY2
が、ブランチラインを構成する伝送路lb1〜lb3に
より直列に接続されていると共に、上位装置
HREおよび中継装置REPX1，REPX2が、メイン
ラインを構成する伝送路ln1〜ln3により直列に接
続されており、中継装置REPX2，REPX1を介し、
中継装置REPY1，REPY2が上位装置HREとのデ
ータ送受信を行なうものとなつている。
なお、中継装置REPX1にも、伝送路lb1〜lb3と
同様のブランチラインが接続されており、このブ
ランチラインと上位装置HREとのデータ送受信
が、中継装置REPX1を介して行なわれるものにな
つていると共に、伝送路ln3，lb3側とのデータ送
受信も同様に行なわれるものとなつている。
同様のブランチラインが接続されており、このブ
ランチラインと上位装置HREとのデータ送受信
が、中継装置REPX1を介して行なわれるものにな
つていると共に、伝送路ln3，lb3側とのデータ送
受信も同様に行なわれるものとなつている。
第２図は、中継装置REPX2を例に取つて示す中
継装置REPX1，REPX2のブロツク図であり、２系
統の伝送路ln2，ln3を収容する入出力回路Ｉ／
OX、および、１系統の伝送路lb1を収容する入出
力回路Ｉ／OYが設けてあると共に、メインライ
ンによるデータ伝送を制御するため、および、ブ
ランチラインによるデータ伝送を制御するため、
マイクロプロセツサならびにメモリ等からなる制
御部CNTXおよびCNTYが設けてあり、各々が入
出力回路Ｉ／OX，Ｉ／OYに対しデータの送出を
行なう一方、入出力回路Ｉ／OX，Ｉ／OYからの
データ受入れを行ない、かつ、制御部CNTX，
CNTY間においては、入出力回路Ｉ／OYを介して
データの授受を行ない、伝送路ln2，ln3相互間の
データ中継を行なうと共に、伝送路ln2とlb1との
間のデータ中継を行なうものとなつている。
継装置REPX1，REPX2のブロツク図であり、２系
統の伝送路ln2，ln3を収容する入出力回路Ｉ／
OX、および、１系統の伝送路lb1を収容する入出
力回路Ｉ／OYが設けてあると共に、メインライ
ンによるデータ伝送を制御するため、および、ブ
ランチラインによるデータ伝送を制御するため、
マイクロプロセツサならびにメモリ等からなる制
御部CNTXおよびCNTYが設けてあり、各々が入
出力回路Ｉ／OX，Ｉ／OYに対しデータの送出を
行なう一方、入出力回路Ｉ／OX，Ｉ／OYからの
データ受入れを行ない、かつ、制御部CNTX，
CNTY間においては、入出力回路Ｉ／OYを介して
データの授受を行ない、伝送路ln2，ln3相互間の
データ中継を行なうと共に、伝送路ln2とlb1との
間のデータ中継を行なうものとなつている。
第３図は、中継装置REPY1を例に取つて示す中
継装置REPY1，REPY2のブロツク図であり、２系
統の伝送路lb1，lb2を収容する入出力回路Ｉ／OYB
が設けてあると共に、ブランチラインによるデー
タ伝送を制御するため、マイクロプロセツサおよ
びメモリ等からなる制御部CNTYBが設けてあり、
これが、入出力回路Ｉ／OYBとの間においてデー
タの送受を行ない、伝送路lb1，lb2相互間のデー
タ中継を行なうと共に、図上省略した制御装置ま
たはデータ端末装置と、伝送回路lb1，lb2との間
のデータ中継を行なうものとなつている。
継装置REPY1，REPY2のブロツク図であり、２系
統の伝送路lb1，lb2を収容する入出力回路Ｉ／OYB
が設けてあると共に、ブランチラインによるデー
タ伝送を制御するため、マイクロプロセツサおよ
びメモリ等からなる制御部CNTYBが設けてあり、
これが、入出力回路Ｉ／OYBとの間においてデー
タの送受を行ない、伝送路lb1，lb2相互間のデー
タ中継を行なうと共に、図上省略した制御装置ま
たはデータ端末装置と、伝送回路lb1，lb2との間
のデータ中継を行なうものとなつている。
しかし、当初は、上位装置HREおよび中継装
置REPY1，REPY2等によりシステムを構成し、増
設により第１図の構成とする場合、または、当初
から第１図の構成を採用する場合、第２図および
第３図から明らかなとおり、メインライン側の中
継装置REPX1，REPX2とブランチライン側の中継
装置REPY1，REPY2とは構成が異なり、これらを
各個別に製作するか、中継装置REPY1，REPY2へ
大幅な追加改修を行なうかせねばならず、量産効
果による低価格化を阻害し、あるいは、改修工数
の増加により所要経費が高価になる等の欠点を生
じている。
置REPY1，REPY2等によりシステムを構成し、増
設により第１図の構成とする場合、または、当初
から第１図の構成を採用する場合、第２図および
第３図から明らかなとおり、メインライン側の中
継装置REPX1，REPX2とブランチライン側の中継
装置REPY1，REPY2とは構成が異なり、これらを
各個別に製作するか、中継装置REPY1，REPY2へ
大幅な追加改修を行なうかせねばならず、量産効
果による低価格化を阻害し、あるいは、改修工数
の増加により所要経費が高価になる等の欠点を生
じている。
本発明は、従来のかかる欠点を根本的に拝除す
る目的を有し、第２図および第３図において、入
出力回路Ｉ／OXとＩ／OYB、および、制御部
CNTYとCNTYBとが各々同等なものであることに
着目し、第３図の構成を基本とした第１のユニツ
トへ第２のユニツトを付加することにより、第２
図の構成を実現すると共に、第１のユニツトの共
用化を図るものとした極めて効果的な、データ中
継装置を提供するものである。
る目的を有し、第２図および第３図において、入
出力回路Ｉ／OXとＩ／OYB、および、制御部
CNTYとCNTYBとが各々同等なものであることに
着目し、第３図の構成を基本とした第１のユニツ
トへ第２のユニツトを付加することにより、第２
図の構成を実現すると共に、第１のユニツトの共
用化を図るものとした極めて効果的な、データ中
継装置を提供するものである。
〔実施例〕
以下、実施例を示す第４図のブロツク図により
本発明の詳細を説明する。
本発明の詳細を説明する。
同図においては、第１のユニツトU1および第
２のユニツトU2により第２図と同等のものが構
成されており、ユニツトU1には、ブランチライ
ンによるデータ伝送を制御する第１の制御部
CNT1が設けられ、これの出力TO1および入力Ri1
が外部接続用に設けた第１および第２の端子t1，
t2へ各個に引出されていると共に、２系統の伝送
路L1，L2を収容した第１の入出力回路Ｉ／O1が
設けられ、これの入力Ti1および出力RO1が第３お
よび第４の端子t3，t4へ各個に引出されているう
え、入出力回路Ｉ／O1の入力Ti1と制御部CNT1
の出力TO1との間、および、制御部CNT1の入力
Ri1と入出力回路Ｉ／O1の出力RO1との間へ第１お
よび第２のスイツチS1，S2が各個に挿入されてお
り、これらの制御端子Ｃには抵抗器ｒを介して電
源Vccが印加され、これらの制御回路が引出され
ている第５の端子t5が開放状態であれば、スイツ
チS1，S2は常時オン状態を維持するものとなつて
いる。
２のユニツトU2により第２図と同等のものが構
成されており、ユニツトU1には、ブランチライ
ンによるデータ伝送を制御する第１の制御部
CNT1が設けられ、これの出力TO1および入力Ri1
が外部接続用に設けた第１および第２の端子t1，
t2へ各個に引出されていると共に、２系統の伝送
路L1，L2を収容した第１の入出力回路Ｉ／O1が
設けられ、これの入力Ti1および出力RO1が第３お
よび第４の端子t3，t4へ各個に引出されているう
え、入出力回路Ｉ／O1の入力Ti1と制御部CNT1
の出力TO1との間、および、制御部CNT1の入力
Ri1と入出力回路Ｉ／O1の出力RO1との間へ第１お
よび第２のスイツチS1，S2が各個に挿入されてお
り、これらの制御端子Ｃには抵抗器ｒを介して電
源Vccが印加され、これらの制御回路が引出され
ている第５の端子t5が開放状態であれば、スイツ
チS1，S2は常時オン状態を維持するものとなつて
いる。
一方、ユニツトU2には、１系統の伝送路L3を
収容した第２の入出力回路Ｉ／O2が設けられ、
これの入力Ti2および出力RO2が第６および第７の
端子t6，t7へ各個に引出され、ユニツトU1の端子
t1，t2と各個に接されるものになつていると共
に、メインラインによるデータ伝送を制御し、か
つ、入出力回路Ｉ／O2とデータの授受を行なう
第２の制御部CNT2が設けられ、これの出力TO2
および入力Ri2が第８および第９の端子t8，t9へ各
個に引出され、ユニツトU1の端子t3，t4と各個に
接続されるものとなつているうえ、ユニツトU1
の端子t5と接続される第10の端子t10には、共通電
位が与えられており、これが端子t5を介してスイ
ツチS1，S2の制御端子Ｃへ切替信号として送出さ
れれば、スイツチS1，S2がオフへ転ずるものとな
つている。
収容した第２の入出力回路Ｉ／O2が設けられ、
これの入力Ti2および出力RO2が第６および第７の
端子t6，t7へ各個に引出され、ユニツトU1の端子
t1，t2と各個に接されるものになつていると共
に、メインラインによるデータ伝送を制御し、か
つ、入出力回路Ｉ／O2とデータの授受を行なう
第２の制御部CNT2が設けられ、これの出力TO2
および入力Ri2が第８および第９の端子t8，t9へ各
個に引出され、ユニツトU1の端子t3，t4と各個に
接続されるものとなつているうえ、ユニツトU1
の端子t5と接続される第10の端子t10には、共通電
位が与えられており、これが端子t5を介してスイ
ツチS1，S2の制御端子Ｃへ切替信号として送出さ
れれば、スイツチS1，S2がオフへ転ずるものとな
つている。
したがつて、スイツチS1，S2がオフの状態で
は、制御部CNT1が第２図の制御部CNTYとして
動作し、第２図の伝送路lb1に相当する伝送路L3
によるデータ送受信を行なうと共に、制御部
CNT2が第２図の制御部CNTXとして動作し、第
２図の伝送路ln2，ln3に相当する伝送路L1，L2に
よるデータ送受信を行なう一方、制御部CNT1，
CNT2相互間においては、入出力回路Ｉ／O2を介
してデータの授受を行なうものとなる。
は、制御部CNT1が第２図の制御部CNTYとして
動作し、第２図の伝送路lb1に相当する伝送路L3
によるデータ送受信を行なうと共に、制御部
CNT2が第２図の制御部CNTXとして動作し、第
２図の伝送路ln2，ln3に相当する伝送路L1，L2に
よるデータ送受信を行なう一方、制御部CNT1，
CNT2相互間においては、入出力回路Ｉ／O2を介
してデータの授受を行なうものとなる。
以上に対し、ユニツトU2を脱去すれば、端子t1
〜t5が開放状態となり、これに応じてスイツチ
S1，S2がオンとなつて第３図の構成へ転ずるた
め、伝送路L1，L2を第３図の伝送路lb1，lb2へ置
換することにより、第３図と同様の動作が行なわ
れる。
〜t5が開放状態となり、これに応じてスイツチ
S1，S2がオンとなつて第３図の構成へ転ずるた
め、伝送路L1，L2を第３図の伝送路lb1，lb2へ置
換することにより、第３図と同様の動作が行なわ
れる。
なお、制御部CNT1，CNT2としては、第２図
の制御部CNTY，CNTXと同様のものを用いれば
よく、入出力回路Ｉ／O1，Ｉ／O2としては、第
２図の入出力回路Ｉ／OX，Ｉ／OYと同様のもの
を用いればよい。
の制御部CNTY，CNTXと同様のものを用いれば
よく、入出力回路Ｉ／O1，Ｉ／O2としては、第
２図の入出力回路Ｉ／OX，Ｉ／OYと同様のもの
を用いればよい。
また、スイツチS1，S2としては、CMOSスイ
ツチ回路を用いれば好適である。
ツチ回路を用いれば好適である。
したがつて、制御部CNT1，CNT2および入出
力回路Ｉ／O1，Ｉ／O2等を各々、プリント基板
等へ実装しユニツト化のうえ、コネクタを介して
相互間を接続するものとすれば、ユニツトU2の
付加有無に応じてユニツトU1が第１図の中継装
置REPX1，REPX2またはREPY1，REPY2となりユ
ニツトU1の共用化が実現する。
力回路Ｉ／O1，Ｉ／O2等を各々、プリント基板
等へ実装しユニツト化のうえ、コネクタを介して
相互間を接続するものとすれば、ユニツトU2の
付加有無に応じてユニツトU1が第１図の中継装
置REPX1，REPX2またはREPY1，REPY2となりユ
ニツトU1の共用化が実現する。
たゞし、スイツチS1，S2としては、リレーまた
は各種の半導体スイツチング回路等を用いてもよ
く、これらの条件に応じてユニツトU2の端子t10
から送出する信号を選定すればよいと共に、デー
タの伝送方向を単方向としても同様である等種々
の変形が自在である。
は各種の半導体スイツチング回路等を用いてもよ
く、これらの条件に応じてユニツトU2の端子t10
から送出する信号を選定すればよいと共に、デー
タの伝送方向を単方向としても同様である等種々
の変形が自在である。
以上の説明により明らかなとおり本発明によれ
ば、同一のユニツトがブランチライン用とメイン
ライン用とに共用化されるため、量産による低価
格化が容易になると共に、別途に準備したユニツ
トを付加するのみにより、ブランチライン用から
メインライン用へ直ちに転用できるため、増設作
業等の工数ならびに所要経費が低減し、各種用途
のデータ中継装置として顕著な効果を呈する。
ば、同一のユニツトがブランチライン用とメイン
ライン用とに共用化されるため、量産による低価
格化が容易になると共に、別途に準備したユニツ
トを付加するのみにより、ブランチライン用から
メインライン用へ直ちに転用できるため、増設作
業等の工数ならびに所要経費が低減し、各種用途
のデータ中継装置として顕著な効果を呈する。
第１図はシステム構成のブロツク図、第２図お
よび第３図は中継装置のブロツク図、第４図は本
発明の実施例を示すブロツク図である。 U1，U2……ユニツト、L1〜L3……伝送路、
CNT1，CNT2……制御部、Ｉ／O1，Ｉ／O2……
入出力回路、S1，S2……スイツチ、t1〜t10……端
子、TO1，TO2，RO1，RO2……出力、Ti1，Ti2，Ri
１，Ri2……入力。
よび第３図は中継装置のブロツク図、第４図は本
発明の実施例を示すブロツク図である。 U1，U2……ユニツト、L1〜L3……伝送路、
CNT1，CNT2……制御部、Ｉ／O1，Ｉ／O2……
入出力回路、S1，S2……スイツチ、t1〜t10……端
子、TO1，TO2，RO1，RO2……出力、Ti1，Ti2，Ri
１，Ri2……入力。
Claims (1)
- １ ブランチラインによるデータ伝送を制御しか
つ出力と入力とが第１および第２の端子へ各個に
引出された第１の制御部と、２系統の伝送路を収
容しかつ入力と出力とが第３および第４の端子へ
各個に引出された第１の入出力回路と、該入出力
回路の入力と前記制御部の出力との間および該制
御部の入力と前記入出力回路の出力との間へ各個
に挿入され常時はオン状態を維持しかつ制御回路
が第５の端子へ引出された第１および第２のスイ
ツチとを備える第１のユニツト、ならびに、１系
統の伝送路を収容しかつ入力と出力とが前記第１
および第２の端子と各個に接続される第６および
第７の端子へ各個に引出された第２の入出力回路
と、メインラインによるデータ伝送を制御しかつ
出力と入力とが前記第３および第４の端子と各個
に接続される第８および第９の端子へ各個に引出
されたうえ前記第２の入出力回路とデータの授受
を行なう第２の制御部と、前記第５の端子と接続
される第10の端子に対し前記第１および第２のス
イツチをオフとする切替信号を送出する回路とを
備える第２のユニツトからなることを特徴とする
データ中継装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9555883A JPS59221053A (ja) | 1983-05-30 | 1983-05-30 | デ−タ中継装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9555883A JPS59221053A (ja) | 1983-05-30 | 1983-05-30 | デ−タ中継装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59221053A JPS59221053A (ja) | 1984-12-12 |
| JPS6367378B2 true JPS6367378B2 (ja) | 1988-12-26 |
Family
ID=14140911
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9555883A Granted JPS59221053A (ja) | 1983-05-30 | 1983-05-30 | デ−タ中継装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59221053A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0293187U (ja) * | 1989-01-11 | 1990-07-24 |
-
1983
- 1983-05-30 JP JP9555883A patent/JPS59221053A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0293187U (ja) * | 1989-01-11 | 1990-07-24 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59221053A (ja) | 1984-12-12 |
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