JPH0696019A - 自己同期システム用の制御回路 - Google Patents
自己同期システム用の制御回路Info
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- JPH0696019A JPH0696019A JP24033892A JP24033892A JPH0696019A JP H0696019 A JPH0696019 A JP H0696019A JP 24033892 A JP24033892 A JP 24033892A JP 24033892 A JP24033892 A JP 24033892A JP H0696019 A JPH0696019 A JP H0696019A
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- self
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Abstract
(57)【要約】
【目的】 小規模で、動作開始信号Ｉを生成し、データ
有効ＤＶの信号を受信する自己同期システムの制御回路
を実現する。 【構成】 REQj-1、ACKj信号が入力され、Ｉ信号を出力
する第１の排他的論理和回路（ＥＸＯＲ）２００と、Ｄ
Ｖ、ACKj+1信号が入力され、REQj信号を出力する第２の
ＥＸＯＲ３００で構成する。 【効果】 全ての信号値が「０」の時、REQj-1が「１」、Ｉ
が「１」になると、ロジックブロックが入力データを処理
しＤＶが「１」、REQjが「１」になる。ACKj+1が「１」になる
と、Ｉが「０」、ＤＶが「０」になり、REQjが「１」に保たれ
る。REQj-1が「０」になると、Ｉが「１」、ＤＶが「１」、RE
Qjが「０」、ACKj+1が「０」になる。その後、Ｉが「０」、Ｄ
Ｖが「０」になり、初期状態に戻る。
有効ＤＶの信号を受信する自己同期システムの制御回路
を実現する。 【構成】 REQj-1、ACKj信号が入力され、Ｉ信号を出力
する第１の排他的論理和回路（ＥＸＯＲ）２００と、Ｄ
Ｖ、ACKj+1信号が入力され、REQj信号を出力する第２の
ＥＸＯＲ３００で構成する。 【効果】 全ての信号値が「０」の時、REQj-1が「１」、Ｉ
が「１」になると、ロジックブロックが入力データを処理
しＤＶが「１」、REQjが「１」になる。ACKj+1が「１」になる
と、Ｉが「０」、ＤＶが「０」になり、REQjが「１」に保たれ
る。REQj-1が「０」になると、Ｉが「１」、ＤＶが「１」、RE
Qjが「０」、ACKj+1が「０」になる。その後、Ｉが「０」、Ｄ
Ｖが「０」になり、初期状態に戻る。
Description
【０００１】
【産業上の利用分野】本発明は自己同期システム用の制
御回路に関し、特に、非パイプライン(non-pipelined)
自己同期システム(self-timed systems)の制御部の構成
に用いられるハンドシェイキング(handshaking)回路に
関する。
御回路に関し、特に、非パイプライン(non-pipelined)
自己同期システム(self-timed systems)の制御部の構成
に用いられるハンドシェイキング(handshaking)回路に
関する。
【０００２】
【従来の技術】非パイプライン自己同期システムのハン
ドシェイキング回路の役割を果たすものとして、図２に
示す２サイクル全ハンドシェイク(2-cycle full-handsh
ake)回路に関しては、技術論文「J.E. Sutherland, "Mic
ropipelines," Communicationsof the ACM, Vol.32, N
o.6, pp.720-738, June 1989」に詳細に示されている。
また、前記の２つのハンドシェイク回路を用いる図３に
示す４サイクル全ハンドシェイク(4-cycle full-handsh
ake)回路に関しては、技術論文「G.M.Jacobs andR.W.Bro
dersen, "A Fully Asynchronous Digital Signal Proce
ssor Using Self-Timed Circuits,"IEEE Journal of So
lid-State Circuits, Vol.25, No.6, pp.1526-1537, De
c. 1990」に述べられている。更に、技術論文「T.H.-Y.Me
ng,R.W.Brodersen and D.G.Messerschmitt, "Automatic
Synthesis of Asynchronous Circuits from High-leve
l Specifications," IEEE Trans. on CAD Vol.8, No.1
1, pp.1185-1205, Nov. 1989」に図４に示す半ハンドシ
ェイク(half-handshake)回路について述べられている。
ドシェイキング回路の役割を果たすものとして、図２に
示す２サイクル全ハンドシェイク(2-cycle full-handsh
ake)回路に関しては、技術論文「J.E. Sutherland, "Mic
ropipelines," Communicationsof the ACM, Vol.32, N
o.6, pp.720-738, June 1989」に詳細に示されている。
また、前記の２つのハンドシェイク回路を用いる図３に
示す４サイクル全ハンドシェイク(4-cycle full-handsh
ake)回路に関しては、技術論文「G.M.Jacobs andR.W.Bro
dersen, "A Fully Asynchronous Digital Signal Proce
ssor Using Self-Timed Circuits,"IEEE Journal of So
lid-State Circuits, Vol.25, No.6, pp.1526-1537, De
c. 1990」に述べられている。更に、技術論文「T.H.-Y.Me
ng,R.W.Brodersen and D.G.Messerschmitt, "Automatic
Synthesis of Asynchronous Circuits from High-leve
l Specifications," IEEE Trans. on CAD Vol.8, No.1
1, pp.1185-1205, Nov. 1989」に図４に示す半ハンドシ
ェイク(half-handshake)回路について述べられている。
【０００３】
【発明が解決しようとする課題】非パイプライン自己同
期システムは、図５のように構成され、データ処理部に
対応するロジックブロックが、DCVSL (Differential Ca
scode Voltage Switch Logic:「C.K.Erdelyi,W.R.Griffi
n and R.D.Kilmoyer, "Cascode Voltage SwitchLogic D
esign," VLSI DESIGN, pp.78-86, Oct.1984」)か、SSDL
(Sample-Set Differential Logic:「T.A.Grotjohn and
B.Hoefflinger, "Sample-Set Differential Logic for
Complex High-speed VLSI," IEEE Journal of Solid-St
ate Circuits, Vol.SC-21, No.2, pp.367-369, Oct. 19
84」)か、LDCL (Latched Domino CMOS Logic:「J.A.Preto
rius,A.S.Shubat and C.A.Salama, "Latched Domino CM
OS Logic," IEEE Journal of Solid-State Circuits, V
ol.SC-21, No.4, pp.514-522, Aug. 1986」)あるいは、E
CDL (Enable-disable Differential Logic:「Shih-Lien
Lu, "Implementation of Iterative Networks with CMO
S Differential Logic," IEEE Journal of Solid-State
Circuits, Vol.23, No.4, pp.1013-1017, Aug. 1988」)
論理で実現される。図５のロジックブロックの基本的な
構成は図６に示す。同図のＩの制御信号が「０」のとき、
上の二つのｐ型ＭＯＳトランジスタ300及び305は導通状
態になり、下のｎ型ＭＯＳトランジスタ324はハイイン
ピーダンスとなる。これによってロジックブロックの機
能を実現するｎ型ＭＯＳトランジスタで構成される木
(以下ではｎ型ＭＯＳ木と略する)が切り離され、ロジッ
クブロックの出力Ｆ及びＦの否定値(図にＦバーと図示)
両方が「１」になってデータ有効を表示する信号ＤＶ(Dat
a Valid)が「０」になる。
期システムは、図５のように構成され、データ処理部に
対応するロジックブロックが、DCVSL (Differential Ca
scode Voltage Switch Logic:「C.K.Erdelyi,W.R.Griffi
n and R.D.Kilmoyer, "Cascode Voltage SwitchLogic D
esign," VLSI DESIGN, pp.78-86, Oct.1984」)か、SSDL
(Sample-Set Differential Logic:「T.A.Grotjohn and
B.Hoefflinger, "Sample-Set Differential Logic for
Complex High-speed VLSI," IEEE Journal of Solid-St
ate Circuits, Vol.SC-21, No.2, pp.367-369, Oct. 19
84」)か、LDCL (Latched Domino CMOS Logic:「J.A.Preto
rius,A.S.Shubat and C.A.Salama, "Latched Domino CM
OS Logic," IEEE Journal of Solid-State Circuits, V
ol.SC-21, No.4, pp.514-522, Aug. 1986」)あるいは、E
CDL (Enable-disable Differential Logic:「Shih-Lien
Lu, "Implementation of Iterative Networks with CMO
S Differential Logic," IEEE Journal of Solid-State
Circuits, Vol.23, No.4, pp.1013-1017, Aug. 1988」)
論理で実現される。図５のロジックブロックの基本的な
構成は図６に示す。同図のＩの制御信号が「０」のとき、
上の二つのｐ型ＭＯＳトランジスタ300及び305は導通状
態になり、下のｎ型ＭＯＳトランジスタ324はハイイン
ピーダンスとなる。これによってロジックブロックの機
能を実現するｎ型ＭＯＳトランジスタで構成される木
(以下ではｎ型ＭＯＳ木と略する)が切り離され、ロジッ
クブロックの出力Ｆ及びＦの否定値(図にＦバーと図示)
両方が「１」になってデータ有効を表示する信号ＤＶ(Dat
a Valid)が「０」になる。
【０００４】上記の図２、図３及び図４のハンドシェイ
キング回路のREQj信号を図５のＩ信号とし、同図５のＤ
Ｖ信号をREQj信号とすれば、図５のシステムの構成に用
いることができる。しかし、前記の何れの回路を用いる
と、制御のプロトコルが４サイクルになる。つまり、全
ての信号が元の初期状態に戻らない限り次のデータを処
理することができない。４サイクルのプロトコルの最初
の２サイクルが処理過程に対応し、最後の２サイクルが
要求信号及び了解信号を「０」に戻すために用いられる。
キング回路のREQj信号を図５のＩ信号とし、同図５のＤ
Ｖ信号をREQj信号とすれば、図５のシステムの構成に用
いることができる。しかし、前記の何れの回路を用いる
と、制御のプロトコルが４サイクルになる。つまり、全
ての信号が元の初期状態に戻らない限り次のデータを処
理することができない。４サイクルのプロトコルの最初
の２サイクルが処理過程に対応し、最後の２サイクルが
要求信号及び了解信号を「０」に戻すために用いられる。
【０００５】上記の４サイクルの後半の２サイクルで何
もデータが処理されない。また、この２サイクルを、図
２及び図３の回路を使用するとき、誤動作を防ぐために
必ず入力側からデータの処理を開始することが必要であ
る。このため、データの処理時間及び制御回路の出力側
から入力側への信号の伝播時間を考慮に入れなければな
らない。図４の回路を用いるときは、出力側の外部の了
解信号が入力側に伝播され、途中で各ロジックブロック
の初期化が行われ、前記のような問題が生じないが制御
回路自体が多少大きい。
もデータが処理されない。また、この２サイクルを、図
２及び図３の回路を使用するとき、誤動作を防ぐために
必ず入力側からデータの処理を開始することが必要であ
る。このため、データの処理時間及び制御回路の出力側
から入力側への信号の伝播時間を考慮に入れなければな
らない。図４の回路を用いるときは、出力側の外部の了
解信号が入力側に伝播され、途中で各ロジックブロック
の初期化が行われ、前記のような問題が生じないが制御
回路自体が多少大きい。
【０００６】本発明の目的は、所定のプロトコルに従
い、Ｉ及びＤＶ信号の生成を容易し、小規模の構造を持
つ制御回路を提供することにある。
い、Ｉ及びＤＶ信号の生成を容易し、小規模の構造を持
つ制御回路を提供することにある。
【０００７】
【課題を解決するための手段】図１に示すように２個の
２入力の排他的論理和回路２００及び２１０を用いる。
排他的論理和回路２００の一つの入力を入力側の要求RE
Qj-1信号線に接続して、もう一つの入力を出力側からの
了解ACKj+1信号線に接続する。この出力側の了解ACKj+1
信号線を入力側への了解ACKj信号線とする。排他的論理
和回路２００の出力をロジックブロックへのＩ制御信号
とする。排他的論理和回路２１０の一つの入力をロジッ
クブロックからのデータ有効信号線ＤＶに接続し、もう
一つの入力を出力側からの了解ACKj+1信号線に接続す
る。排他的論理和回路２１０の出力を出力側への要求RE
Qj信号線とする。
２入力の排他的論理和回路２００及び２１０を用いる。
排他的論理和回路２００の一つの入力を入力側の要求RE
Qj-1信号線に接続して、もう一つの入力を出力側からの
了解ACKj+1信号線に接続する。この出力側の了解ACKj+1
信号線を入力側への了解ACKj信号線とする。排他的論理
和回路２００の出力をロジックブロックへのＩ制御信号
とする。排他的論理和回路２１０の一つの入力をロジッ
クブロックからのデータ有効信号線ＤＶに接続し、もう
一つの入力を出力側からの了解ACKj+1信号線に接続す
る。排他的論理和回路２１０の出力を出力側への要求RE
Qj信号線とする。
【０００８】
【作用】図１を用いて、本発明の手法の作用を以下に説
明する。全ての信号値が「０」のとき、外部の要求REQj-1
信号が「１」になると、外部への了解ACKj信号が「０」であ
るためＩの信号が「１」になる。Ｉが「１」になると、ロジ
ックブロックがデータ入力を処理してＤＶ信号を「１」に
する。ＤＶ信号が「１」になると、外部への要求REQj信号
が「１」になる。この要求REQj信号に対して外部の了解AC
Kj+1信号が「１」になるときは、外部の要求REQj-1信号が
「１」であるため、Ｉが「０」になり、ＤＶの信号が「０」に
なる。ＤＶの「１」から「０」への移動で外部への要求REQj
信号が一時的に「０」になる可能性があるが、誤動作を招
かない。この時点でＩ及びＤＶ以外の信号が「１」になっ
て制御回路が待機状態になる。外部の要求REQj-1信号が
「０」になると、外部への了解ACKj信号が「１」であるため
Ｉの信号が「１」になる。Ｉが「１」になると、ロジックブ
ロックが入力データを処理してＤＶ信号を「１」にする。
外部の了解ACKj+1信号が「１」であるため、ＤＶ信号が
「１」になると、外部への要求REQj信号が「０」になる。こ
の要求REQj信号に対して外部の了解ACKj+1信号が「０」に
なるときは、外部の要求REQj-1信号が「０」であるため、
Ｉが「０」になり、ＤＶの信号が「０」になる。この場合も
ＤＶの「１」から「０」への移動で外部への要求REQj信号が
一時的に「０」になる可能性があるが、以前のように誤動
作を招かない。この時点で全ての信号が「０」になって制
御回路が初期状態に戻る。このように図１の回路が請求
項１のプロトコルに従い、Ｉ及びＤＶの信号を容易に発
生し、小規模であることが確認できる。
明する。全ての信号値が「０」のとき、外部の要求REQj-1
信号が「１」になると、外部への了解ACKj信号が「０」であ
るためＩの信号が「１」になる。Ｉが「１」になると、ロジ
ックブロックがデータ入力を処理してＤＶ信号を「１」に
する。ＤＶ信号が「１」になると、外部への要求REQj信号
が「１」になる。この要求REQj信号に対して外部の了解AC
Kj+1信号が「１」になるときは、外部の要求REQj-1信号が
「１」であるため、Ｉが「０」になり、ＤＶの信号が「０」に
なる。ＤＶの「１」から「０」への移動で外部への要求REQj
信号が一時的に「０」になる可能性があるが、誤動作を招
かない。この時点でＩ及びＤＶ以外の信号が「１」になっ
て制御回路が待機状態になる。外部の要求REQj-1信号が
「０」になると、外部への了解ACKj信号が「１」であるため
Ｉの信号が「１」になる。Ｉが「１」になると、ロジックブ
ロックが入力データを処理してＤＶ信号を「１」にする。
外部の了解ACKj+1信号が「１」であるため、ＤＶ信号が
「１」になると、外部への要求REQj信号が「０」になる。こ
の要求REQj信号に対して外部の了解ACKj+1信号が「０」に
なるときは、外部の要求REQj-1信号が「０」であるため、
Ｉが「０」になり、ＤＶの信号が「０」になる。この場合も
ＤＶの「１」から「０」への移動で外部への要求REQj信号が
一時的に「０」になる可能性があるが、以前のように誤動
作を招かない。この時点で全ての信号が「０」になって制
御回路が初期状態に戻る。このように図１の回路が請求
項１のプロトコルに従い、Ｉ及びＤＶの信号を容易に発
生し、小規模であることが確認できる。
【０００９】
【実施例】図１のシステムに対応するタイムダイアグラ
ムを図示する図７を用いて、本発明の一つの実施例を説
明する。以下では、入力データが有効になってから入力
の要求信号が立ち上がる（または立ち下がる）までは図
７に示す遅延時間がΔ、Ｉ信号が立上りからＤＶの信号
が立ち上がるまで前記の遅延時間が２Δ、外部への要求
信号が立上りから外部からの了解信号が立上るまでの遅
延時間がΔであると仮定し、図１のロジックブロックが
図６のように構成されていると仮定する。図７の全ての
信号値が「０」の時点で、外部の要求REQj-1信号が立ち上
がると、外部への了解ACKj信号が「０」であるためＩの信
号が「０」から「１」に変換し、ロジックブロックのｎ型Ｍ
ＯＳ木の片側がロジックブロックの出力Ｆを「０」あるい
は「１」(Ｆの否定値を「１」あるいは「０」)に変換させる。
このとき、図６の論理和素子600の入力が異なるため、
ＤＶ信号が「１」になる。図１の外部の了解ACKj+1信号が
「０」であるため、排他的論理和回路210の出力、つまり
外部への要求REQj信号が「１」になる。外部からの了解AC
Kj+1信号が「１」になると、外部への了解ACKj信号が「１」
になり、外部からの要求REQj-1信号及びＤＶの信号が
「１」であるためＩ及び外部への要求REQj信号が「０」にな
る。しかし、Ｉが「０」になるに連れてＤＶが「０」になる
ため、前記の要求REQj信号の「０」の状態が一時的で、制
御に影響を及ぼさない。この時点に、Ｉ及びＤＶ以外の
全ての信号が「１」になり、制御回路が待機状態になる。
新しいデータが用意されて外部の要求REQj-1信号が立ち
下がると、外部への了解ACKj信号が「１」であるためＩの
信号が「０」から「１」に変換し、ロジックブロックが新し
いデータを入力してＤＶ信号を「１」にする。このとき、
図１の外部の了解ACKj+1信号が「１」であるため、排他的
論理和回路210の出力、つまり外部への要求REQj信号が
「０」になる。外部からの了解ACKj+1信号が「０」になると
共に外部への了解ACKj信号が「０」になり、外部からの要
求REQj+1信号が「０」であるため、Ｉ及びＤＶの信号が
「０」になる。前記と同様に、外部への要求REQj信号が一
時的に「１」になる。以前のように、制御に影響を及ぼさ
ない。この時点に、全ての信号が「０」になり、制御回路
が新たに初期状態になる。図５の自己同期システムが制
御信号の肯定及び否定値を用いていれば、図８の排他的
論理和及び排他的否定論理和の出力をもつ素子を用いる
ことにより、図６の論理和素子を節約することができ、
然も、図８の310と320のＭＯＳトランジスタ及び314と3
26ＭＯＳトランジスタで構成される否定論理素子を節約
することができる。この場合は、自己同期システムの制
御部を更に小規模にすることができる。
ムを図示する図７を用いて、本発明の一つの実施例を説
明する。以下では、入力データが有効になってから入力
の要求信号が立ち上がる（または立ち下がる）までは図
７に示す遅延時間がΔ、Ｉ信号が立上りからＤＶの信号
が立ち上がるまで前記の遅延時間が２Δ、外部への要求
信号が立上りから外部からの了解信号が立上るまでの遅
延時間がΔであると仮定し、図１のロジックブロックが
図６のように構成されていると仮定する。図７の全ての
信号値が「０」の時点で、外部の要求REQj-1信号が立ち上
がると、外部への了解ACKj信号が「０」であるためＩの信
号が「０」から「１」に変換し、ロジックブロックのｎ型Ｍ
ＯＳ木の片側がロジックブロックの出力Ｆを「０」あるい
は「１」(Ｆの否定値を「１」あるいは「０」)に変換させる。
このとき、図６の論理和素子600の入力が異なるため、
ＤＶ信号が「１」になる。図１の外部の了解ACKj+1信号が
「０」であるため、排他的論理和回路210の出力、つまり
外部への要求REQj信号が「１」になる。外部からの了解AC
Kj+1信号が「１」になると、外部への了解ACKj信号が「１」
になり、外部からの要求REQj-1信号及びＤＶの信号が
「１」であるためＩ及び外部への要求REQj信号が「０」にな
る。しかし、Ｉが「０」になるに連れてＤＶが「０」になる
ため、前記の要求REQj信号の「０」の状態が一時的で、制
御に影響を及ぼさない。この時点に、Ｉ及びＤＶ以外の
全ての信号が「１」になり、制御回路が待機状態になる。
新しいデータが用意されて外部の要求REQj-1信号が立ち
下がると、外部への了解ACKj信号が「１」であるためＩの
信号が「０」から「１」に変換し、ロジックブロックが新し
いデータを入力してＤＶ信号を「１」にする。このとき、
図１の外部の了解ACKj+1信号が「１」であるため、排他的
論理和回路210の出力、つまり外部への要求REQj信号が
「０」になる。外部からの了解ACKj+1信号が「０」になると
共に外部への了解ACKj信号が「０」になり、外部からの要
求REQj+1信号が「０」であるため、Ｉ及びＤＶの信号が
「０」になる。前記と同様に、外部への要求REQj信号が一
時的に「１」になる。以前のように、制御に影響を及ぼさ
ない。この時点に、全ての信号が「０」になり、制御回路
が新たに初期状態になる。図５の自己同期システムが制
御信号の肯定及び否定値を用いていれば、図８の排他的
論理和及び排他的否定論理和の出力をもつ素子を用いる
ことにより、図６の論理和素子を節約することができ、
然も、図８の310と320のＭＯＳトランジスタ及び314と3
26ＭＯＳトランジスタで構成される否定論理素子を節約
することができる。この場合は、自己同期システムの制
御部を更に小規模にすることができる。
【００１０】
【発明の効果】本発明は、非パイプライン(non-pipelin
ed)自己同期システム(self-timed systems)の構成に適
用できる。しかも、小規模及び低消費電力の自己同期シ
ステムの制御部を構成することができる。また、肯定及
び否定の制御信号を用いる制御回路を構成するときは、
処理部のデータ有効信号を生成する回路を節約し、本発
明の構成要素である排他的論理和回路の構造を小さくす
ることができる。
ed)自己同期システム(self-timed systems)の構成に適
用できる。しかも、小規模及び低消費電力の自己同期シ
ステムの制御部を構成することができる。また、肯定及
び否定の制御信号を用いる制御回路を構成するときは、
処理部のデータ有効信号を生成する回路を節約し、本発
明の構成要素である排他的論理和回路の構造を小さくす
ることができる。
【図１】本発明の一実施例のハンドシェイク制御回路で
ある。
ある。
【図２】従来技術の２サイクルのハンドシェイク制御回
路である。
路である。
【図３】従来技術の４サイクル全ハンドシェイク制御回
路である。
路である。
【図４】従来技術の２サイクル半ハンドシェイク制御回
路である。
路である。
【図５】一般の非パイプライン自己同期システムの構成
図である。
図である。
【図６】自己システムのロジックブロックがＤＣＶＬ論
理で実現されるときの構成である。
理で実現されるときの構成である。
【図７】図１の実施例の制御回路の動作を説明するタイ
ムダイアグラムである。
ムダイアグラムである。
【図８】図１の実施例の排他的論理和回路の一つの実現
例による回路図である。
例による回路図である。
【符号の説明】 Input Data…入力データ、Output Data…出力データ、
−−−−…制御線、Ｉ…処理開始信号、ＤＶ…データ有
効信号、VDD…電源、GND…グランド、200,210…排他的
論理和回路、500,510…否定論理素子、400,405…２入力
論理積素子、６００…２入力論理和素子、３００，３０
５，３１０〜313…ｐ型ＭＯＳトランジスタ、320〜324
…ｎ型ＭＯＳトランジスタ、Ｃ…Muller-C素子、RE
Qj-1,REQj…要求(request)信号、ACKj,ACKj+1…了解(ac
knowledge)信号。
−−−−…制御線、Ｉ…処理開始信号、ＤＶ…データ有
効信号、VDD…電源、GND…グランド、200,210…排他的
論理和回路、500,510…否定論理素子、400,405…２入力
論理積素子、６００…２入力論理和素子、３００，３０
５，３１０〜313…ｐ型ＭＯＳトランジスタ、320〜324
…ｎ型ＭＯＳトランジスタ、Ｃ…Muller-C素子、RE
Qj-1,REQj…要求(request)信号、ACKj,ACKj+1…了解(ac
knowledge)信号。
Claims (1)
- 【請求項１】自己同期システムへの入力データが処理可
能な状態で前記自己同期システムの外部から要求(Reque
st)信号を受信することによって前記入力データの処理
を開始する開始(Initiate)信号を前記自己同期システム
に送信し、 前記入力データの処理結果が出力可能であることを示す
ＤＶ(Data Valid)信号を前記自己同期システムから受け
て外部への要求信号を発生し、この外部への要求信号に
対する外部からの了解(Acknowledge)信号を受信した
後、前記開始信号を元の状態に戻し、入力データ側の外
部へ了解信号を発生する自己同期システム用の制御回路
は、 前記自己同期システムの外部から要求信号と前記入力デ
ータ側の外部へ了解信号と入力され、前記開始信号を出
力する第１の排他的論理和回路と、 前記ＤＶ信号と前記外部からの了解信号と入力され、前
記外部への要求信号を出力する第２の排他的論理和回路
とから構成されたことを特徴とする制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24033892A JPH0696019A (ja) | 1992-09-09 | 1992-09-09 | 自己同期システム用の制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24033892A JPH0696019A (ja) | 1992-09-09 | 1992-09-09 | 自己同期システム用の制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0696019A true JPH0696019A (ja) | 1994-04-08 |
Family
ID=17058004
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24033892A Pending JPH0696019A (ja) | 1992-09-09 | 1992-09-09 | 自己同期システム用の制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0696019A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6922090B2 (en) | 2001-10-19 | 2005-07-26 | Oki Electric Industry Co., Ltd. | Transition signaling circuit and arbitrator using this circuit |
| US7073087B2 (en) | 2001-11-16 | 2006-07-04 | Oki Electric Industry Co., Ltd. | Transition signal control unit and DMA controller and transition signal control processor using transition signal control unit |
-
1992
- 1992-09-09 JP JP24033892A patent/JPH0696019A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6922090B2 (en) | 2001-10-19 | 2005-07-26 | Oki Electric Industry Co., Ltd. | Transition signaling circuit and arbitrator using this circuit |
| US7073087B2 (en) | 2001-11-16 | 2006-07-04 | Oki Electric Industry Co., Ltd. | Transition signal control unit and DMA controller and transition signal control processor using transition signal control unit |
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