JPS6367641A - 仮想計算機システムの制御方式 - Google Patents
仮想計算機システムの制御方式Info
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- JPS6367641A JPS6367641A JP21352486A JP21352486A JPS6367641A JP S6367641 A JPS6367641 A JP S6367641A JP 21352486 A JP21352486 A JP 21352486A JP 21352486 A JP21352486 A JP 21352486A JP S6367641 A JPS6367641 A JP S6367641A
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- JP
- Japan
- Prior art keywords
- processor
- control
- virtual machine
- machine monitor
- operating system
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/46—Multiprogramming arrangements
- G06F9/48—Program initiating; Program switching, e.g. by interrupt
- G06F9/4806—Task transfer initiation or dispatching
- G06F9/4843—Task transfer initiation or dispatching by program, e.g. task dispatcher, supervisor, operating system
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- Engineering & Computer Science (AREA)
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- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は仮想計算機システムの制御方式に関し、特にオ
ペレーティングシステムの制御下でプロセスとして仮想
計算機モニタを動作させ、この仮想計算機モニタ上で複
数の仮想計算機を疑似しているジョブ型板想計算機シス
テムの制御方式に関する。
ペレーティングシステムの制御下でプロセスとして仮想
計算機モニタを動作させ、この仮想計算機モニタ上で複
数の仮想計算機を疑似しているジョブ型板想計算機シス
テムの制御方式に関する。
オペレーティングシステムの制御下でプロセスとして動
作する仮想計算機モニタが複数の仮想計算機を疑似しこ
れら仮想計算機上でオペレーティングシステムを動作さ
せているジョブ型板想計算機システム（以下、単に仮想
計算機システムと称する）を、入出力割込みをある特定
のＣＰＵプロセッサに集中するように設計されている密
結合型マルチブロモフサ上で動作させた場合には、仮想
計算機上で動作するオペレーティングシステムから仮想
計算機モニタへの制御の移行が不能になる状態（以下、
単に制御移行不能状態と称する）が発生する。
作する仮想計算機モニタが複数の仮想計算機を疑似しこ
れら仮想計算機上でオペレーティングシステムを動作さ
せているジョブ型板想計算機システム（以下、単に仮想
計算機システムと称する）を、入出力割込みをある特定
のＣＰＵプロセッサに集中するように設計されている密
結合型マルチブロモフサ上で動作させた場合には、仮想
計算機上で動作するオペレーティングシステムから仮想
計算機モニタへの制御の移行が不能になる状態（以下、
単に制御移行不能状態と称する）が発生する。
詳しくは、仮想計算機モニタが入出力割込みを発生しな
いＣＰＵプロセッサで実行されているときに、仮想計算
機の上で動作する１つのオペレーティングシステムが人
間の動作を伴ってから入出力割込みを発生するような長
時間の入出力要求（例えば、コンソールからの入出力要
求）を発行して、その人出先割込みだけを期待してソフ
トウェア命令によってループを繰り返し、その間にＣＰ
Ｕプロセッサの割込みとして入出力割込みを含むプロセ
ッサ割込みの発生しか許していない状態で走行している
場合には、仮想計算機上のオペレーティングシステムか
ら仮想計算機モニタへの制御の移行を行う契機が全く発
生しなくなる。
いＣＰＵプロセッサで実行されているときに、仮想計算
機の上で動作する１つのオペレーティングシステムが人
間の動作を伴ってから入出力割込みを発生するような長
時間の入出力要求（例えば、コンソールからの入出力要
求）を発行して、その人出先割込みだけを期待してソフ
トウェア命令によってループを繰り返し、その間にＣＰ
Ｕプロセッサの割込みとして入出力割込みを含むプロセ
ッサ割込みの発生しか許していない状態で走行している
場合には、仮想計算機上のオペレーティングシステムか
ら仮想計算機モニタへの制御の移行を行う契機が全く発
生しなくなる。
このため、仮想計算機システムにおいて仮想計算機モニ
タの配下で複数のオペレーティングシステムが走行して
いる場合に、仮想計算機モニタの配下の他のオペレーテ
ィングシステムが動作できなくなり、時分割により非常
に短い間隔で各オペレーティングシステムに均等にＣＰ
Ｕ時間を割り当てることによって見掛は上全オペレーテ
ィングシステムが同時に走行しているようにみせること
が不可能になる。
タの配下で複数のオペレーティングシステムが走行して
いる場合に、仮想計算機モニタの配下の他のオペレーテ
ィングシステムが動作できなくなり、時分割により非常
に短い間隔で各オペレーティングシステムに均等にＣＰ
Ｕ時間を割り当てることによって見掛は上全オペレーテ
ィングシステムが同時に走行しているようにみせること
が不可能になる。
従来、この種の仮想計算機システムの制御方式では、こ
のような仮想計算機上のオペレーティングシステムから
仮想計算機モニタへの制御移行不能状態が発生しないよ
うにする手段として、かかる状態になったときに仮想計
算機モニタへの制御の移行が不能になるオペレーティン
グシステムに対して仮想計算機モニタへの制御の移行が
生じるような修正を加えることにより対処してきた。
のような仮想計算機上のオペレーティングシステムから
仮想計算機モニタへの制御移行不能状態が発生しないよ
うにする手段として、かかる状態になったときに仮想計
算機モニタへの制御の移行が不能になるオペレーティン
グシステムに対して仮想計算機モニタへの制御の移行が
生じるような修正を加えることにより対処してきた。
上述した従来の仮想計算機システムの制御方式は、実計
算機上で１システム、１オペレーテイングシステムとし
て動作させるのに何の支障もないオペレーティングシス
テムに仮想、計算機システム上で動作させるだけのため
に修正を加えることになるので、仮想計算機システムと
しての操作性および効率ならびに仮想計算機システムを
利用するオペレーティングシステムの開発の生産性を著
しく低下させるという欠点がある。
算機上で１システム、１オペレーテイングシステムとし
て動作させるのに何の支障もないオペレーティングシス
テムに仮想、計算機システム上で動作させるだけのため
に修正を加えることになるので、仮想計算機システムと
しての操作性および効率ならびに仮想計算機システムを
利用するオペレーティングシステムの開発の生産性を著
しく低下させるという欠点がある。
本発明の目的は、オペレーティングシステムの修正を必
要とすることなく、効率よく仮想、計Ｘ機システムを制
御可能な仮想計算機システムの制御方式を堤供すること
にある。
要とすることなく、効率よく仮想、計Ｘ機システムを制
御可能な仮想計算機システムの制御方式を堤供すること
にある。
本発明の仮想計算機システムの制御方式は、複数台のｃ
ｐ ＋＝プロセッサが密結合されてなる密結合型マル
チプロセッサで動作しているオペレーティングシステム
の制′４１■下でプロセスとして仮想計算機モニタが動
作し複数の仮想計算機を疑似しているジョブ型板想計算
機システムにおいて、前記オペレーティングシステムが
前記仮想計算機モニタに制御を移行するときに実行中の
ＣＰＵプロセッサのＣＰＵプロセッサ番号が設定される
仮想計算機モニタ実行ＣＰｔＪプロセッサ番号設定手段
と、前記オペレーティングシステムが前記仮想計算機モ
ニタに制御を移行するときに制御移行時刻が設定される
仮想計算機モニタプロセッサ間通信時刻表示手段と、前
記オペレーティングシステムの配下のプロセスが前記オ
ペレーティングシステムに制御を移行したときに前記仮
想計算機モニタプロセッサ間通信時刻表示手段に設定さ
れた制御移行時刻より一定時間以上が経過していれば前
記仮想計算機モニタ実行ＣＰＵプロセッサ番号設定手段
に設定されたＣＰＵプロセッサ番号のＣＰＵプロセッサ
に対してプロセッサ間通信命令を発行して前記仮想計算
機モニタにプロセッサ割込みを発生させるプロセッサ間
通信命令発行手段とを有する。
ｐ ＋＝プロセッサが密結合されてなる密結合型マル
チプロセッサで動作しているオペレーティングシステム
の制′４１■下でプロセスとして仮想計算機モニタが動
作し複数の仮想計算機を疑似しているジョブ型板想計算
機システムにおいて、前記オペレーティングシステムが
前記仮想計算機モニタに制御を移行するときに実行中の
ＣＰＵプロセッサのＣＰＵプロセッサ番号が設定される
仮想計算機モニタ実行ＣＰｔＪプロセッサ番号設定手段
と、前記オペレーティングシステムが前記仮想計算機モ
ニタに制御を移行するときに制御移行時刻が設定される
仮想計算機モニタプロセッサ間通信時刻表示手段と、前
記オペレーティングシステムの配下のプロセスが前記オ
ペレーティングシステムに制御を移行したときに前記仮
想計算機モニタプロセッサ間通信時刻表示手段に設定さ
れた制御移行時刻より一定時間以上が経過していれば前
記仮想計算機モニタ実行ＣＰＵプロセッサ番号設定手段
に設定されたＣＰＵプロセッサ番号のＣＰＵプロセッサ
に対してプロセッサ間通信命令を発行して前記仮想計算
機モニタにプロセッサ割込みを発生させるプロセッサ間
通信命令発行手段とを有する。
本発明の仮想計算機システムの制御方式では、仮想計算
機モニタ実行ｃｐｕプロセッサ番号設定手段がオペレー
ティングシステムが仮想計算機モニタに制御を移行する
ときに実行中のＣＰＵプロセッサのＣＰＵプロセッサ番
号を設定され、仮想計算機モニタプロセッサ間通信時刻
表示手段がオペレーティングシステムが仮想計算機モニ
タに制御を移行するときに制御移行時刻を設定され、プ
ロセッサ間通信命令発行手段がオペレーティングシステ
ムの配下のプロセスがオペレーティングシステムに制御
を移行したときに仮想計算機モニタプロセッサ間通信時
刻表示手段に設定された制御移行時刻より一定時間以上
が経過していれば仮想計算機モニタ実行ＣＰＵプロセッ
サ番号設定手段に設定されたＣＰＵプロセッサ番号のＣ
ＰＵプロセッサに対してプロセッサ間通信、命令を発行
して仮想計算機モニタにプロセッサ割込みを発生させる
。
機モニタ実行ｃｐｕプロセッサ番号設定手段がオペレー
ティングシステムが仮想計算機モニタに制御を移行する
ときに実行中のＣＰＵプロセッサのＣＰＵプロセッサ番
号を設定され、仮想計算機モニタプロセッサ間通信時刻
表示手段がオペレーティングシステムが仮想計算機モニ
タに制御を移行するときに制御移行時刻を設定され、プ
ロセッサ間通信命令発行手段がオペレーティングシステ
ムの配下のプロセスがオペレーティングシステムに制御
を移行したときに仮想計算機モニタプロセッサ間通信時
刻表示手段に設定された制御移行時刻より一定時間以上
が経過していれば仮想計算機モニタ実行ＣＰＵプロセッ
サ番号設定手段に設定されたＣＰＵプロセッサ番号のＣ
ＰＵプロセッサに対してプロセッサ間通信、命令を発行
して仮想計算機モニタにプロセッサ割込みを発生させる
。
（実施例〕
次に、本発明について図面を参照して詳細に説明する。
第１図は、本発明の一実施例を示すブロック図である０
本実施例の制御方式が通用される仮想計算機システムは
、中央処理装置ｌと主記憶装置２とが接続されて構成さ
れている。
本実施例の制御方式が通用される仮想計算機システムは
、中央処理装置ｌと主記憶装置２とが接続されて構成さ
れている。
中央処理装置１は、複数台のＣＰＵプロセッサ１０〜１
ｎが密結合されてなる密結合型マルチプロセッサで構成
されており、入出力割込みを１台のＣＰＵプロセッサ、
例えばＣＰＵプロセッサ１０のみで受は付けるようにな
っている。
ｎが密結合されてなる密結合型マルチプロセッサで構成
されており、入出力割込みを１台のＣＰＵプロセッサ、
例えばＣＰＵプロセッサ１０のみで受は付けるようにな
っている。
主記憶装置２には、オペレーティングシステム（以下、
Ｏ３と略記する）３と、０３３０制御！Ｉ下で動作する
仮想計算機モニタ（以下、ＶＭＭと略記する）４と、Ｖ
ＭＭ４によって疑似される複数の仮想針′Ｘ機上で実行
される複数のＯ３５とが存在している。
Ｏ３と略記する）３と、０３３０制御！Ｉ下で動作する
仮想計算機モニタ（以下、ＶＭＭと略記する）４と、Ｖ
ＭＭ４によって疑似される複数の仮想針′Ｘ機上で実行
される複数のＯ３５とが存在している。
Ｏ３３には、Ｖ Ｍ Ｍ実行中表示部６１と、ＶＭＭ実
行ＣＰＵプロセッサ番号設定部６２と、ＶＭＭプロセッ
サ間通間通側時刻表示部６３存在している。
行ＣＰＵプロセッサ番号設定部６２と、ＶＭＭプロセッ
サ間通間通側時刻表示部６３存在している。
第２図を参照すると、Ｏ３３の制？■下でプロセスとし
てＶＭＭ４を動作させるジョブ型板想計算機システムに
おいて○Ｓ３からＶＭＭ４に制？■を渡す直前に行われ
る処理には、ＶＭＭ実行中表示部セットステップＡと、
ＶＭＭ実行ＣＰＵプロセッサ番号設定ステップＢと、Ｖ
ＭＭプロセッサ間通信時刻設定ステップＣとが含まれて
おり、Ｏ８３からＶＭＭ４に制御が戻ってきた直後に行
われる処理には、ＶＭＭ実行中表示部リセすトステップ
Ｄが含まれている。
てＶＭＭ４を動作させるジョブ型板想計算機システムに
おいて○Ｓ３からＶＭＭ４に制？■を渡す直前に行われ
る処理には、ＶＭＭ実行中表示部セットステップＡと、
ＶＭＭ実行ＣＰＵプロセッサ番号設定ステップＢと、Ｖ
ＭＭプロセッサ間通信時刻設定ステップＣとが含まれて
おり、Ｏ８３からＶＭＭ４に制御が戻ってきた直後に行
われる処理には、ＶＭＭ実行中表示部リセすトステップ
Ｄが含まれている。
第３図を参照すると、Ｏ３３の配下で実行されている仮
想計算機モニタ４を含む各プロセスがＯ８３に制御を移
行するときの処理には、Ｖ Ｍ Ｆｖ１実行中表示部セ
ント判定ステップＥと、一定時間経過判定ステップＦと
、プロセッサ間通信命令発行ステップＧと、ＶＭＭプロ
セッサ間通信時刻設定ステップ■とが含まれている。
想計算機モニタ４を含む各プロセスがＯ８３に制御を移
行するときの処理には、Ｖ Ｍ Ｆｖ１実行中表示部セ
ント判定ステップＥと、一定時間経過判定ステップＦと
、プロセッサ間通信命令発行ステップＧと、ＶＭＭプロ
セッサ間通信時刻設定ステップ■とが含まれている。
第４図は、プロセッサ割込みの動作例を示した模式図で
ある。ここで、矢印の方向はＣＰＵプロセッサの実行命
令順序を示したもので、通常動作は上から下に順に動作
していくものとする。いま、ＣＰＵプロセッサ１ｍから
プロセッサ間通信命令がＣＰＵプロセッサＩｎに対して
発行されるとすると（Ｃアドレス）、その内容が直ちに
ＣＰＵプロセッサ１ｎに報告され、ｂアドレス実行中で
もあらかじめＣＰＵプロセッサ１ｎのプロセッサ割込み
アドレスとして登録されているＣアドレスに直ちに制御
が移行される。このようなプロセッサ割込みの機能は、
中央処理装置ｌが密結合型マルチプロセッサで構成され
ている電子計算機システムでは、一般的にＣＰＵプロセ
ッサ間の同期制御のための積車機能として実現されてい
るものである。
ある。ここで、矢印の方向はＣＰＵプロセッサの実行命
令順序を示したもので、通常動作は上から下に順に動作
していくものとする。いま、ＣＰＵプロセッサ１ｍから
プロセッサ間通信命令がＣＰＵプロセッサＩｎに対して
発行されるとすると（Ｃアドレス）、その内容が直ちに
ＣＰＵプロセッサ１ｎに報告され、ｂアドレス実行中で
もあらかじめＣＰＵプロセッサ１ｎのプロセッサ割込み
アドレスとして登録されているＣアドレスに直ちに制御
が移行される。このようなプロセッサ割込みの機能は、
中央処理装置ｌが密結合型マルチプロセッサで構成され
ている電子計算機システムでは、一般的にＣＰＵプロセ
ッサ間の同期制御のための積車機能として実現されてい
るものである。
次に、このように構成された本実施例の仮想計算機シス
テムの制御方式の動作について説明する。
テムの制御方式の動作について説明する。
いま、０３３が例えばＣＰ’Ｕプロセッサ１ｍで走行し
ているとして、０３３からＶＭＭ４に制御を渡す直前に
なると、ＶＭＭ実行中表示部６１に１が設定され（ステ
ップＡ） 、ＶＭＭ実行ＣＰＵプロセッサ番号設定部６
２にＣＰＵプロセッサ１ｍに対応するＣＰＵプロセッサ
番号が設定され（ステップＢ） 、ＶＭＭプロセッサ間
通間通側時刻表示部６３在の時刻が設定されて（ステッ
プＣ）、しかる後にＶ Ｍ Ｍ ４に制御ｌが移行され
る。
ているとして、０３３からＶＭＭ４に制御を渡す直前に
なると、ＶＭＭ実行中表示部６１に１が設定され（ステ
ップＡ） 、ＶＭＭ実行ＣＰＵプロセッサ番号設定部６
２にＣＰＵプロセッサ１ｍに対応するＣＰＵプロセッサ
番号が設定され（ステップＢ） 、ＶＭＭプロセッサ間
通間通側時刻表示部６３在の時刻が設定されて（ステッ
プＣ）、しかる後にＶ Ｍ Ｍ ４に制御ｌが移行され
る。
ＣＰＵプロセッサ１ｍ上でＶＭＭ４がらＯ３３に制御が
戻ってくると、この直後にＶＭＭ実行中表示部６１に０
が設定される（ステップＤ）。
戻ってくると、この直後にＶＭＭ実行中表示部６１に０
が設定される（ステップＤ）。
一方、Ｏ３ａ上で動作している各プロセスがＯ３３に制
御を移行すると、Ｏ３３ではＶＭＭ実行中表示部６１が
１であるかどうかが判定される（ステップＥ）、ＶＭＭ
実行中表示部６１が１でなければ、ＶＭＭ４が正常に動
作していることを意味するのでＯ３３の通常の処理に移
行し、１であれば現在の時刻とＶＭＭプロセッサ間通間
通側時刻表示部６３容とを比較して、一定時間（Ｖ Ｍ
Ｍ４によって疑似されている仮想計算機が見掛は上回
時に走行しているように制御できる時間）以上経過して
いるかどうかを判定する（ステップＦ）。
御を移行すると、Ｏ３３ではＶＭＭ実行中表示部６１が
１であるかどうかが判定される（ステップＥ）、ＶＭＭ
実行中表示部６１が１でなければ、ＶＭＭ４が正常に動
作していることを意味するのでＯ３３の通常の処理に移
行し、１であれば現在の時刻とＶＭＭプロセッサ間通間
通側時刻表示部６３容とを比較して、一定時間（Ｖ Ｍ
Ｍ４によって疑似されている仮想計算機が見掛は上回
時に走行しているように制御できる時間）以上経過して
いるかどうかを判定する（ステップＦ）。
一定時間以上経過していなければＯ３３の通常の処理に
移行し、一定時間以上経過していれば、ＶＭＭ実行ＣＰ
Ｕプロセッサ番号設定部６２に設定されているＣＰＵプ
ロセッサ番号のＣＰＵプロセッサに対してプロセッサ間
通信命令を発行してプロセッサ割込みを発生させ（ステ
ップＧ） 、ＶＭＭプロセッサ間通間通側時刻表示部６
３在の時刻を設定してから（ステップＩ）、Ｏ３３の通
常の処理に移行する。
移行し、一定時間以上経過していれば、ＶＭＭ実行ＣＰ
Ｕプロセッサ番号設定部６２に設定されているＣＰＵプ
ロセッサ番号のＣＰＵプロセッサに対してプロセッサ間
通信命令を発行してプロセッサ割込みを発生させ（ステ
ップＧ） 、ＶＭＭプロセッサ間通間通側時刻表示部６
３在の時刻を設定してから（ステップＩ）、Ｏ３３の通
常の処理に移行する。
以上の制御を行うことにより、ＶＭＭ４が実行中のＣＰ
Ｕプロセッサに対して他のＣＰＵプロセッサからのプロ
セッサ間通信命令によるプロセッサ割込みが定期的に発
生することになる。
Ｕプロセッサに対して他のＣＰＵプロセッサからのプロ
セッサ間通信命令によるプロセッサ割込みが定期的に発
生することになる。
以上説明したように本発明は、オペレーティングシステ
ムに制御ｌが移行したときに一定時間以上が経過してい
ればプロセッサ間通信命令を発行して仮想計算機モニタ
にプロセッサ割込みを発生させるプロセッサ間通信命令
発行手段を設けたことにより、仮想計算機上でＯ８が走
行しているときにＶＭＭに定期的なプロセッサ割込みが
行われてＶＭＭへの制御の移行が行われるので、Ｏ３を
修正することなしに仮想計算機システムを効率よく制御
することができる効果がある。
ムに制御ｌが移行したときに一定時間以上が経過してい
ればプロセッサ間通信命令を発行して仮想計算機モニタ
にプロセッサ割込みを発生させるプロセッサ間通信命令
発行手段を設けたことにより、仮想計算機上でＯ８が走
行しているときにＶＭＭに定期的なプロセッサ割込みが
行われてＶＭＭへの制御の移行が行われるので、Ｏ３を
修正することなしに仮想計算機システムを効率よく制御
することができる効果がある。
第１図は本発明の一実施例を示すプロ、り図、第２図は
本実施例の仮想針’ｚｒ、ａシステムの制御方式におい
てＯ３からＶＭＭに制御を受は渡しする直前および直後
の処理を示す流れ図、第３図は本実施例の仮想計算機シ
ステムの制御方式においてＯ８の配下で実行されている
各プロセスがＯ８に制御を移行するときの処理を示す流
れ図、 第４図はプロセッサ割込みの動作の一例を示す模式図で
ある。 図において、 １・・・中央処理装置、 ２・・・主記憶装置、 ３・・・０３１ ４・・・ＶＭＭ。 ５・・・仮想計算機上で動作するＯ８．１０〜１ｎ・・
・ＣＰＵプロセッサ、 ６１・・ＶＭＭ実行中表示部、 ６２・・ＶＭＭ実行ＣＰＵプロセッサ番号設定部、 ６３・・ＶＭＭプロセッサ間通間通側時刻表示部・・・
ＶＭＭ実行中表示部セントステップ、Ｂ・・・ＶＭＭ実
行ＣＰＵプロセッサ番号設定ステップ、 Ｃ・・・ＶＭＭプロセッサ間通間通側時刻設定ステッ プ・・・ＶＭＭ実行中表示部リセすトステップＥ・・・
ＶＭＭ実行中表示部セント判定ステップ、 Ｆ・・・一定時間経過判定ステップ、 Ｇ・・・プロセフす間通信命令発行ステップ、■・・・
ＶＭＭプロセッサ間通間通側時刻設定ステップる。
本実施例の仮想針’ｚｒ、ａシステムの制御方式におい
てＯ３からＶＭＭに制御を受は渡しする直前および直後
の処理を示す流れ図、第３図は本実施例の仮想計算機シ
ステムの制御方式においてＯ８の配下で実行されている
各プロセスがＯ８に制御を移行するときの処理を示す流
れ図、 第４図はプロセッサ割込みの動作の一例を示す模式図で
ある。 図において、 １・・・中央処理装置、 ２・・・主記憶装置、 ３・・・０３１ ４・・・ＶＭＭ。 ５・・・仮想計算機上で動作するＯ８．１０〜１ｎ・・
・ＣＰＵプロセッサ、 ６１・・ＶＭＭ実行中表示部、 ６２・・ＶＭＭ実行ＣＰＵプロセッサ番号設定部、 ６３・・ＶＭＭプロセッサ間通間通側時刻表示部・・・
ＶＭＭ実行中表示部セントステップ、Ｂ・・・ＶＭＭ実
行ＣＰＵプロセッサ番号設定ステップ、 Ｃ・・・ＶＭＭプロセッサ間通間通側時刻設定ステッ プ・・・ＶＭＭ実行中表示部リセすトステップＥ・・・
ＶＭＭ実行中表示部セント判定ステップ、 Ｆ・・・一定時間経過判定ステップ、 Ｇ・・・プロセフす間通信命令発行ステップ、■・・・
ＶＭＭプロセッサ間通間通側時刻設定ステップる。
Claims (1)
- 【特許請求の範囲】 複数台のＣＰＵプロセッサが密結合されてなる密結合型
マルチプロセッサで動作しているオペレーティングシス
テムの制御下でプロセスとして仮想計算機モニタが動作
し複数の仮想計算機を疑似しているジョブ型板想計算機
システムにおいて、前記オペレーティングシステムが前
記仮想計算機モニタに制御を移行するときに実行中のＣ
ＰＵプロセッサのＣＰＵプロセッサ番号が設定される仮
想計算機モニタ実行ＣＰＵプロセッサ番号設定手段と、 前記オペレーティングシステムが前記仮想計算機モニタ
に制御を移行するときに制御移行時刻が設定される仮想
計算機モニタプロセッサ間通信時刻表示手段と、 前記オペレーティングシステムの配下のプロセスが前記
オペレーティングシステムに制御を移行したときに前記
仮想計算機モニタプロセッサ間通信時刻表示手段に設定
された制御移行時刻より一定時間以上が経過していれば
前記仮想計算機モニタ実行ＣＰＵプロセッサ番号設定手
段に設定されたＣＰＵプロセッサ番号のＣＰＵプロセッ
サに対してプロセッサ間通信命令を発行して前記仮想計
算機モニタにプロセッサ割込みを発生させるプロセッサ
間通信命令発行手段と、 を有することを特徴とする仮想計算機システムの制御方
式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21352486A JPS6367641A (ja) | 1986-09-09 | 1986-09-09 | 仮想計算機システムの制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21352486A JPS6367641A (ja) | 1986-09-09 | 1986-09-09 | 仮想計算機システムの制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6367641A true JPS6367641A (ja) | 1988-03-26 |
Family
ID=16640617
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21352486A Pending JPS6367641A (ja) | 1986-09-09 | 1986-09-09 | 仮想計算機システムの制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6367641A (ja) |
-
1986
- 1986-09-09 JP JP21352486A patent/JPS6367641A/ja active Pending
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