JPS6367769A - ダイナミツク型半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、高集積密度で大容量でありながら、α粒子
による誤動作が生じにくいように改良されたダイナミッ
ク型半導体記憶装置に関するものである。

［従来の技術］ １個のトランジスタと１個のキャパシタとによって１ビ
ツトのメモリセルが構成されたダイナミック型半導体装
置（以下ｒＤＲＡＭＪという）は、構造が単純でかつ１
ビツトあたりのメモリセル面積が小さいので、大容量型
記憶装置には最も適した構造である。　　　′ ところが、上記構造のＤ　ＲＡ　Ｍには致命的な問題が
ある。それは、半導体材料に含まれる放射線源から放出
されたα粒子が、半導体基板にホール・電子対を発生さ
せ、この電子がメモリセルに記憶されたデータを反転さ
せるというソフトエラーが生じるおそれがあることであ
る。このソフトエラー発生率は、キャパシタ中に蓄積さ
れる電子が少なければ少ないほど起こりやすい。よって
、従来から、どんなにメモリセルを小さくしても、少な
くとも３０ｆＦ以上の容量を持つキャパシタが必要であ
ると言われている。

しかしながら、４メガビツトあるいは１０メガビット以
上の大容量のＤＲＡＭを作ろうとすると、メモリセルの
サイズは１０μｍ２以下となり、このサイズのセルで上
記容量を得るには、１００Ａ以下の極薄のゲート酸化膜
が必要となる。ところが、１００Ａ以下の信頼性の高い
ゲート酸化膜を得ることは非常に困難である。そこで、
ゲート酸化膜の膜厚は従来通りとして、キャパシタ容量
を増すために、三次元的にキャパシタを形成する構造、
すなわちトレンチキャパシタ構造が一般的となりつつあ
る。

トレンチキャパシタは、たとえばシリコン基板を異方性
エツチングし、その側壁を選択的にｎ−に反転させた後
にゲート酸化膜を形成し、その溝をｎ型のポリシリコン
等の電極材料で埋めて作られる。理論的には溝の深さを
深くすればするほどキャパシタ容量を大きくとれる長所
がある。

トレンチキャパシタを有してＤ　ＲＡ　Ｍのメモリセル
の一例の平面図を第２図に、その断面図を第３図に示す
。図において、１はｐ型基板、４は選択分離酸化膜（Ｓ
ＯＰ）　、５はチャネルストッパ用ｐ＋層、６はトレン
チ、７はトレンチの側壁に形成したｎ層、８は第１ゲー
ト酸化膜、９はトレンチ内を埋めているｎ層のポリシリ
コンで第１ゲート電極、１０はトランジスタのゲート用
の第２ゲート酸化膜、１１は第２ゲート電極用のポリサ
イド、１２はトランジスタのソース・ドレインあるいは
配線に使われるｎ＋拡散層、１３はＣＶＤ酸化膜、１４
はコンタクト、１５はアルミ配線である。

次に動作について説明する。信号を書込むときは、ワー
ド線の第２ゲート電極１１をハイレベルにし、ビット線
を選択して、電圧をハイレベルまたはローレベルにして
、キャパシタのｎ拡散層７の電子をやり取りする。信号
を読取るときには、ワード線の第２ゲート電極１１を選
択してハイレベルにし、ビット線を選択して、キャパシ
タに蓄積された電子をビット線に書込んでビット線の電
位の変化をセンスアンプで感知して、“１”か“０”か
を判定する。

［発明が解決しようとする問題点コ 従来のトレンチキャパシタを有しているＤＲＡＭメモリ
セルでは、ｐ！４２基板に直接トレンチを形成している
ので、トレンチの深いところでは隣りのセルとは濃度の
薄い不純物のみて分離されている。よって、パンチスル
ー現象と言われるゲート電圧によらないリークが隣り同
士のセル間で起きる。このパンチスルー現象によるリー
クを防止するために、ｐ型基板の濃度を上げたり、ある
いはｐ型基板上のメモリセル部にｐ型ウェルを形成する
方法があるが、これらの方法ではトランジスタの基板定
数が大きくなり動作スピードが遅くなることや、コンタ
クト部での接合容量、換言すればビット線容二が大きく
なって動作しなくなることがある。

この発明は、上記のような問題点を解消するためになさ
れたものでトランジスタやビット線に悪影響を及ぼさず
に、トレンチ間リークを防止するものである。

ｃ問題点を解決するための手段］ この発明に係るダイナミック型半導体記憶装置は、半導
体基板のトレンチ領域に予め高濃度の拡散層を埋込んで
おき、その上に低濃度のエピタキシャル層を形成してお
くものである。そして、そのような基板に、従来のトレ
ンチキャパシタ構造のメモリでルを形成するものである
。

［作用］ この発明によるダイナミック型半導体装置では、トレン
チ領域は高濃度埋込拡散層で分離されているため、トレ
ンチの深いところでもリーク電流は少なくなる。また、
キャパシタ以外は従来の基板と同程度のｌ贋度のエピタ
キシャル層で形成されているため、トランジスタ等に悪
影響はなく、スピードが速く、動作範囲が広い装置とす
ることができる。

ｒ発明の実施例〕 以下、この発明の一実施例を図について説明する。第１
図において、１はｐ型基板、２はｐ型不純物の高濃度埋
込層、３はｐ−のエピタキシャル層、４は選択分離酸化
膜（ＳＯＰ）　、５はチャネルストッパ用ｐ十拡散層、
６はトレンチ、７はトレンチの側壁に選択的に形成され
たｎ拡散層、８は第１ゲート電極膜、９は第１ゲート電
極のｎ＋ポリシリコン、１０は第２ゲート酸化膜、１１
は第２ゲート電極のポリサイド、１２はトランジスタの
ソース・ドレインを形成するｎ＋拡散層、１３はＣＶＤ
酸化膜、１４はコンタクト、１５はアルミ配線である。

従来のディバイスとは、キャパシタの下に選択的にｐ十
層２が形成されていることと、ｐ−エピタキシャル層３
が堆積されているところが違っている。

第４図に、選択的に形成されるｐ＋層２およびｐ−エピ
タキシャル層３の形成方法を示す。第４図を参照して、
１０〜２０Ωｃｍのｐ型基板ｌに、７０００人の熱酸化
膜１６を形成する。次に写真蝕刻により、選択的に酸化
膜１６をエツチングする。次いでイオン注入用の保護マ
スク酸化膜形成のために、熱酸化にて５０ＯＡの酸化膜
１７を得る（第４図（Ａ））。

次に、５０ＫｅＶにてボロンをイオン注入する。

この注入量は、トレンチキャパシタの側壁に形成される
濃度より低く、かつ、その接合耐圧が、ＤＲＡＭに必要
な耐圧より大きいという条件の下で、最大の濃度を選ぶ
。注入したイオンをドライブ拡散して後、酸化膜を全面
除去する（第４図（Ｂ））次いで、１０〜２０Ωｃｍで
１〜３μｍ程度のエピタキシャル層３を堆積する。この
とき、エピタキシャル屑形成の濃度は、１０００℃〜１
１５０℃であるため、拡散層２のボロンは固体拡散によ
ってエピタキシャル層３の方にも拡散する。また、オー
トドーピングにより、ボロン層２上のエピタキシャル層
３は、ドーピングを目的としたボロン濃度より高い濃度
となる。エピタキシャル層３の膜厚は、チャネルストッ
パを目的とした選択分離酸化膜領域４のｐ＋層とオート
ドーピング層１８が充分に重なるような構造になるよう
に選ぶ。

上記のエピタキシャル層３形成後は、従来の方法でメモ
リセルを形成する。次に、第１図を参照して、その製造
方法について簡単に説明する。

まず、選択分離酸化膜４形成時のストレス防止のために
、５００Ａの熱酸化膜を形成する。次に１０００Ａの窒
化膜を堆積する。次に写真蝕刻により窒化膜をエツチン
グして、チャネルストッパ用にボロンをイオン注入する
。次いで、選択酸化により、フィールド酸化膜４を形成
する。このとき、チャネルストッパ用ｐ＋層５は十分に
拡散されて、前述のオートドーピング層１８と重なり合
うようにする。

次に、異方性シリコンエツチングによりトレンチ６を形
成する。次にたとえばＡｓ　ＳＯを堆積してドライブイ
ンすることにより、浅いｎ拡散層７を得る。１００Ａ程
度の薄いゲート酸化膜８を熱酸化により形成した後、リ
ンドープしたポリシリコンを堆積する。次にレジストを
塗布してエツチングバックすることにより、トレンチ内
に埋込まれた第１ゲートの電極９を作る。次に、２００
Ａ程度のトランジスタのゲート酸化膜１０を低温酸化に
より形成し、リンドープしたポリシリコンを堆積する。

次いでシリサイド、たとえばＷＳｉｘをスパッタリング
により堆積し、写真蝕刻にてポリサイドゲート電極１１
を形成する。次にポリサイドゲート電極１１をセルフア
ライメントとして砒素をイオン注入してアニールし、ｎ
＋層１２を得る。次にＣＶＤ酸化膜１３を堆積してコン
タクト１４を開ける。次にスパッタによりＡｒＬＳｉを
堆積して、写真蝕刻によりアルミ配線１５を形成する。

以上が製造方法である。

なお、上記実施例では、周辺回路はＮＭＯ３Ｉ−ランジ
スタで形成している場合を示したが、ＣＭＯＳトランジ
スタで形成する場合でも、第１図のメモリセル構造のも
のと全く同じ効果を得ることは可能である。

また、上記実施例ではトレンチの周辺はｎ拡散層のみの
場合を示したが、ＨｉＣ構造のように、さらに深いとこ
ろにｐ層層を設け、接合容量によりキャパシタ容量を増
大してもよい。

さらに、上記実施例ではビット線をアルミ配線とした場
合を示したが、３ポリ方式のように、ビット線をポリサ
イドにしても上記の効果は同じである。

［発明の効果］ 以上のように、この発明によれば、トレンチ部間は高濃
度不純物拡散層によって分離されており、セル間のリー
クが防止されているとともに、トランジスタを形成する
半導体基板表面層は、低濃度不純物のエピタキシャル層
で形成されており、基板効果やビット線が雷なることが
ないため、耐ソフトエラーに強く、高速度でマージンが
大きいダイナミック型半導体記憶装置を得ることができ
る。

【図面の簡単な説明】

第１図は、この発明の一実施例によるＤ　ＲＡ　Ｍセル
の断面図、第２図は従来のトレンチキャパシタセルの平
面図、第３図は第２図の断面図、第４図はこの発明の装
置を作るための製造工程の一部を示す図である。 図において、１はｐ型基板、２はｐ型高濃度不純物理込
層、３はｐ−エピタキシャル層、４は選択分離酸化膜、
５はチャネルストッパ用ｐ＋層、６はトレンチ、７はト
レンチの側壁に形成されたｎ拡散層、８は第１ゲート酸
化膜、９はｎ＋ポリシリコン、１０は第２ゲート酸化膜
、１１は第２ゲート電極のポリサイド、１２はｎ＋拡散
層、１３はＣＶＤ酸化膜、１４はコンタクト、１５はア
ルミ配線、１６は厚い熱酸化膜、１７はイオン注入時の
保護膜となる薄い熱酸化膜、１８はオートドーピングさ
れたｐ層である。 なお、図中、同一符号は同一または相当部分を示す。

Claims (3)

【特許請求の範囲】
1. （１）半導体基板に形成された１トランジスタと１キャ
   パシタとからなるメモリセルを有するダイナミック型半
   導体記憶装置であって、前記キャパシタがトレンチ構造
   によって容量が増大されたものにおいて、 前記半導体基板のトレンチ構造のキャパシタ形成部を含
   む領域に予め形成された高濃度不純物の埋込拡散層と、 該埋込拡散層の上部に予め形成された低濃度不純物のエ
   ピタキシャル層とを含むことを特徴とする、ダイナミッ
   ク型半導体記憶装置。
2. （２）前記半導体基板は、ｐ型の半導体基板である、特
   許請求の範囲第１項記載のダイナミック型半導体記憶装
   置。
3. （３）前記埋込拡散層は、１０＾１＾８ｃｍ＾−＾３オ
   ーダの濃度のボロンによって形成され、 前記エピタキシャル層は３〜８×１０＾１＾５ｃｍ＾−
   ＾３オーダのボロンによって形成され、かつ、１〜３μ
   ｍの厚みである、特許請求の範囲第２項記載のダイナミ
   ック型半導体記憶装置。