JPS6145390B2 - - Google Patents
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- JPS6145390B2 JPS6145390B2 JP58244089A JP24408983A JPS6145390B2 JP S6145390 B2 JPS6145390 B2 JP S6145390B2 JP 58244089 A JP58244089 A JP 58244089A JP 24408983 A JP24408983 A JP 24408983A JP S6145390 B2 JPS6145390 B2 JP S6145390B2
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- JP
- Japan
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- impurity region
- substrate
- insulating film
- gate electrode
- groove
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/63—Vertical IGFETs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
- H10B12/0383—Making the capacitor or connections thereto the capacitor being in a trench in the substrate wherein the transistor is vertical
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/601—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs
- H10D30/608—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs having non-planar bodies, e.g. having recessed gate electrodes
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- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体装置及びその製造方法に関し、
特にMOSダイナミツクRAM及びその製造方法に
係る。
特にMOSダイナミツクRAM及びその製造方法に
係る。
従来のMOSダイナミツクRAMの構造の一例を
第１図及び第２図を参照して説明する。なお、第
２図は第１図の−線に沿う断面図である。
第１図及び第２図を参照して説明する。なお、第
２図は第１図の−線に沿う断面図である。
図中１は例えばｐ型シリコン基板であり、この
基板１表面にはフイールド酸化膜２が形成されて
いる。このフイールド酸化膜２によつて囲まれた
基板１表面の一部にはキヤパシタの基板側電極と
なるｎ型不純物領域３が形成されている。このｎ
型不純物領域３上にはキヤパシタ酸化膜４を介し
てキヤパシタ電極５が形成されており、更にこの
キヤパシタ電極５表面には層間絶縁膜６が形成さ
れている。これらセルキヤパシタ以外の基板１表
面にはゲート酸化膜７を介してトランスフアゲー
ト電極８１が形成されており、図示しない隣接し
たメモリセルへ延長されている。また、前記層間
絶縁膜６上には図示しない隣接したメモリセルか
ら延長されたトランスフアゲート電極８２が形成
されている。前記トランスフアゲート電極８１の
両側方の基板１表面にはソース、ドレイン領域と
なるn+型不純物領域９，１０が形成されてい
る。
基板１表面にはフイールド酸化膜２が形成されて
いる。このフイールド酸化膜２によつて囲まれた
基板１表面の一部にはキヤパシタの基板側電極と
なるｎ型不純物領域３が形成されている。このｎ
型不純物領域３上にはキヤパシタ酸化膜４を介し
てキヤパシタ電極５が形成されており、更にこの
キヤパシタ電極５表面には層間絶縁膜６が形成さ
れている。これらセルキヤパシタ以外の基板１表
面にはゲート酸化膜７を介してトランスフアゲー
ト電極８１が形成されており、図示しない隣接し
たメモリセルへ延長されている。また、前記層間
絶縁膜６上には図示しない隣接したメモリセルか
ら延長されたトランスフアゲート電極８２が形成
されている。前記トランスフアゲート電極８１の
両側方の基板１表面にはソース、ドレイン領域と
なるn+型不純物領域９，１０が形成されてい
る。
上記MOSdRAMは１トランジスタ１キヤパシ
タ型と称されるものであり、その動作は以下のよ
うなものである。すなわち、書込み時にはn+型
不純物領域１０に情報電荷を与え、トランスフア
ゲート電極８１を選択状態にすることにより情報
電荷をn+型不純物領域９を介してｎ型不純物領
域３へ伝達する。ｎ型不純物領域３はキヤパシタ
酸化膜４を介してキヤパシタ電極５と対向してお
り、例えば接地電位に固定されたキヤパシタ電極
５とｎ型不純物領域３との間には一定の静電容量
が存在するので電荷が蓄積される。この状態でト
ランスフアゲート電極８１を非選択状態にすると
データが保持される。また、読出し時にはトラン
スフアゲート電極８１を選択状態にすればｎ型不
純物領域３に蓄積された電荷がn+型不純物領域
１０へ伝達される。
タ型と称されるものであり、その動作は以下のよ
うなものである。すなわち、書込み時にはn+型
不純物領域１０に情報電荷を与え、トランスフア
ゲート電極８１を選択状態にすることにより情報
電荷をn+型不純物領域９を介してｎ型不純物領
域３へ伝達する。ｎ型不純物領域３はキヤパシタ
酸化膜４を介してキヤパシタ電極５と対向してお
り、例えば接地電位に固定されたキヤパシタ電極
５とｎ型不純物領域３との間には一定の静電容量
が存在するので電荷が蓄積される。この状態でト
ランスフアゲート電極８１を非選択状態にすると
データが保持される。また、読出し時にはトラン
スフアゲート電極８１を選択状態にすればｎ型不
純物領域３に蓄積された電荷がn+型不純物領域
１０へ伝達される。
上述した従来のMOSdRAMではｎ型不純物領
域３、キヤパシタ酸化膜４及びキヤパシタ電極５
からなるセルキヤパシタと、トランスフアゲート
電極８１、ゲート酸化膜７及びn+型不純物領域
９，１０からなる転送トランジスタとが同一平面
上にある。このため、単位セル当りの面積をセル
キヤパシタと転送トランジスタとが奪いあう形と
なつている。したがつて、このような構造では近
年の記憶容量の増加傾向に伴う単位セル面積の縮
小化に対応できないという問題がある。
域３、キヤパシタ酸化膜４及びキヤパシタ電極５
からなるセルキヤパシタと、トランスフアゲート
電極８１、ゲート酸化膜７及びn+型不純物領域
９，１０からなる転送トランジスタとが同一平面
上にある。このため、単位セル当りの面積をセル
キヤパシタと転送トランジスタとが奪いあう形と
なつている。したがつて、このような構造では近
年の記憶容量の増加傾向に伴う単位セル面積の縮
小化に対応できないという問題がある。
また、素子の微細化に伴い、ソース、ドレイン
領域となるn+型不純物領域９，１０近傍のチヤ
ネル領域で電界集中が起こり、ホツトキヤリアの
発生に起因するトランジスタのしきい値電圧の変
動などの問題が生じる。
領域となるn+型不純物領域９，１０近傍のチヤ
ネル領域で電界集中が起こり、ホツトキヤリアの
発生に起因するトランジスタのしきい値電圧の変
動などの問題が生じる。
本発明は上記事情に鑑みてなされたものであ
り、単位セルあたりの面積を縮小するとともにソ
ース、ドレイン領域近傍のチヤネル領域における
電界集中を防止し得る大容量かつ素子特性の良好
な半導体装置及びこのような半導体装置を簡便な
工程で製造し得る方法を提供しようとするもので
ある。
り、単位セルあたりの面積を縮小するとともにソ
ース、ドレイン領域近傍のチヤネル領域における
電界集中を防止し得る大容量かつ素子特性の良好
な半導体装置及びこのような半導体装置を簡便な
工程で製造し得る方法を提供しようとするもので
ある。
本願第１の発明の半導体装置は、半導体基板表
面に形成された溝の側壁にゲート絶縁膜を介して
形成されたゲート電極と、前記溝底部及び溝周辺
（溝による段差の上面すなわち溝間の突出部）の
基板表面のゲート電極近傍の低濃度不純物領域及
びこの領域に隣接する高濃度不純物領域からなる
基板と逆導電型の不純物領域と、前記溝底部及び
溝周辺の不純物領域のうちいずれか一方上にキヤ
パシタ絶縁膜を介して形成されたキヤパシタ電極
とを有することを特徴とするものである。
面に形成された溝の側壁にゲート絶縁膜を介して
形成されたゲート電極と、前記溝底部及び溝周辺
（溝による段差の上面すなわち溝間の突出部）の
基板表面のゲート電極近傍の低濃度不純物領域及
びこの領域に隣接する高濃度不純物領域からなる
基板と逆導電型の不純物領域と、前記溝底部及び
溝周辺の不純物領域のうちいずれか一方上にキヤ
パシタ絶縁膜を介して形成されたキヤパシタ電極
とを有することを特徴とするものである。
このような構造の半導体装置は溝側壁にゲート
電極を形成しているので平面におけるゲート電極
の占有面積を減少することができ、単位セル面積
を縮小することができる。また、ソース、ドレイ
ン領域となる不純物領域がいわゆるLDD構造と
なつているため、素子が微細化しても良好な素子
特性を維持することができる。
電極を形成しているので平面におけるゲート電極
の占有面積を減少することができ、単位セル面積
を縮小することができる。また、ソース、ドレイ
ン領域となる不純物領域がいわゆるLDD構造と
なつているため、素子が微細化しても良好な素子
特性を維持することができる。
また、本願第２の発明の半導体装置の製造方法
は、半導体基板表面に溝を形成し、異方性エツチ
ングを用いて溝側壁にゲート絶縁膜を介してゲー
ト電極を形成する工程の前後にそれぞれ基板と逆
導電型の不純物の低ドーズイオン注入と高ドーズ
イオン注入とを行なうことにより溝底部及び溝周
辺にいわゆるLDD構造の不純物領域を形成し、
更に異方性エツチングを用いて層間絶縁膜を形成
した後、溝底部及び溝周辺の不純物領域のうちい
ずれか一方上にキヤパシタ絶縁膜を介してキヤパ
シタ電極を形成することを特徴とするものであ
る。
は、半導体基板表面に溝を形成し、異方性エツチ
ングを用いて溝側壁にゲート絶縁膜を介してゲー
ト電極を形成する工程の前後にそれぞれ基板と逆
導電型の不純物の低ドーズイオン注入と高ドーズ
イオン注入とを行なうことにより溝底部及び溝周
辺にいわゆるLDD構造の不純物領域を形成し、
更に異方性エツチングを用いて層間絶縁膜を形成
した後、溝底部及び溝周辺の不純物領域のうちい
ずれか一方上にキヤパシタ絶縁膜を介してキヤパ
シタ電極を形成することを特徴とするものであ
る。
このような方法によれば、本願第１の発明の半
導体装置を極めて簡便な工程を製造することがで
きる。
導体装置を極めて簡便な工程を製造することがで
きる。
以下、本発明の実施例を第３図ａ〜ｊ及び第４
図に示す製造方法を併記して説明する。
図に示す製造方法を併記して説明する。
(i) まず、例えばｐ型シリコン基板１１表面の一
部を反応性イオンエツチング（以下、RIEと略
記する）により選択的にエツチングし、例えば
幅1.8μｍ、深さ1.5μｍの溝１２を形成する
（第３図ａ図示）。次に、基板１１表面の一部を
等方性エツチングまたはやや等方性エツチング
を帯びた異方性エツチングによりエツチング
し、例えば幅0.8μｍ、深さ0.8μｍの素子分離
用溝１３，１３を形成した後、フイールド反転
防止のイオン注入を行なう。つづいて、全面に
例えば厚さ5000ÅのCVD酸化膜１４を堆積す
る。この結果、素子分離用溝１３，１３は幅が
狭いのでCVD酸化膜１４が充填された状態と
なるが、溝１２内には底面及び側壁に厚さ5000
ÅのCVD酸化膜１４が堆積された状態となる
（同図ｂ図示）。つづいて、RIEによりCVD酸化
膜１４を全面エツチバツクすることにより素子
分離用溝１３，１３内にのみCVD酸化膜を埋
設し、フイールド酸化膜１５，１５を形成する
（同図ｃ図示）。第３図ｃまでの工程を経た段階
での平面図は第４図に示すようになる。すなわ
ち、フイールド酸化膜１５，１５によつて囲ま
れた領域が２ビツト分のメモリセル領域であ
り、その中央部を溝１２，……が隣接する多数
のメモリセルに亘つて平行して延長された状態
となつている。
部を反応性イオンエツチング（以下、RIEと略
記する）により選択的にエツチングし、例えば
幅1.8μｍ、深さ1.5μｍの溝１２を形成する
（第３図ａ図示）。次に、基板１１表面の一部を
等方性エツチングまたはやや等方性エツチング
を帯びた異方性エツチングによりエツチング
し、例えば幅0.8μｍ、深さ0.8μｍの素子分離
用溝１３，１３を形成した後、フイールド反転
防止のイオン注入を行なう。つづいて、全面に
例えば厚さ5000ÅのCVD酸化膜１４を堆積す
る。この結果、素子分離用溝１３，１３は幅が
狭いのでCVD酸化膜１４が充填された状態と
なるが、溝１２内には底面及び側壁に厚さ5000
ÅのCVD酸化膜１４が堆積された状態となる
（同図ｂ図示）。つづいて、RIEによりCVD酸化
膜１４を全面エツチバツクすることにより素子
分離用溝１３，１３内にのみCVD酸化膜を埋
設し、フイールド酸化膜１５，１５を形成する
（同図ｃ図示）。第３図ｃまでの工程を経た段階
での平面図は第４図に示すようになる。すなわ
ち、フイールド酸化膜１５，１５によつて囲ま
れた領域が２ビツト分のメモリセル領域であ
り、その中央部を溝１２，……が隣接する多数
のメモリセルに亘つて平行して延長された状態
となつている。
(ii) 次いで、熱酸化を行ない露出した基板１１表
面に例えば厚さ120Åのゲート酸化膜１６を形
成する。つづいて、ｎ型不純物、例えばAs+を
1013cm-2程度の比較的低ドーズ量でイオン注入
する。この結果、イオン束にほぼ垂直な面、す
なわち溝１２の底部及び溝１２の周辺の基板１
１表面には熱処理後にn-型不純物領域１７，
１８が形成される。つづいて、全面に例えば厚
さ3000Åの多結晶シリコン膜１９を堆積する
（第３図ｄ図示）。つづいて、多結晶シリコン膜
１９をRIEにより溝１２側壁に例えば1.2μｍ
の高さで残存するようにエツチングし、トラン
スフアゲート電極２０，２０を形成する。これ
らトランスフアゲート電極２０，２０は溝１２
側壁に沿つて多数のメモリセルに亘つて延長さ
れており、ワード線となる。つづいて、トラン
スフアゲート電極２０，２０をマスクとしてｎ
型不純物例えばAs+を1015cm-2程度の比較的高
ドーズ量でイオン注入する。この結果、熱処理
後に前記n-型不純物領域１７，１８からの不
純物の拡散あるいは高ドーズイオン注入時に溝
１２上端部側壁に斜め方向から低ドーズイオン
注入されたとみなしてよい不純物の拡散によ
り、溝１２底部の基板１１表面にはトランスフ
アゲート電極２０，２０近傍のn-型不純物領
域２１ａ，２１ａ及びこれらの領域に隣接する
n+型不純物領域２１ｂからなるｎ型不純物領
域２１が、溝１２周辺の基板１１表面にはトラ
ンスフアゲート電極２０，２０近傍のn-型不
純物領域２２ａ，２２ａ及びこれらの領域に隣
接するn+型不純物領域２２ｂ，２２ｂからな
るｎ型不純物領域２２，２２がそれぞれ形成さ
れる（同図ｅ図示）。つづいて、トランスフア
ゲート電極２０，２０をマスクとしてゲート酸
化膜１６をウエツトエツチングした後、全面に
例えは厚さ3000ÅのCVD酸化膜２３を堆積す
る（同図ｆ図示）。つづいて、CVD酸化膜２３
をRIEによりエツチバツクしてトランスフアゲ
ート電極２０，２０を覆うように残存させ、層
間絶縁膜２４を形成する（同図ｇ図示）。
面に例えば厚さ120Åのゲート酸化膜１６を形
成する。つづいて、ｎ型不純物、例えばAs+を
1013cm-2程度の比較的低ドーズ量でイオン注入
する。この結果、イオン束にほぼ垂直な面、す
なわち溝１２の底部及び溝１２の周辺の基板１
１表面には熱処理後にn-型不純物領域１７，
１８が形成される。つづいて、全面に例えば厚
さ3000Åの多結晶シリコン膜１９を堆積する
（第３図ｄ図示）。つづいて、多結晶シリコン膜
１９をRIEにより溝１２側壁に例えば1.2μｍ
の高さで残存するようにエツチングし、トラン
スフアゲート電極２０，２０を形成する。これ
らトランスフアゲート電極２０，２０は溝１２
側壁に沿つて多数のメモリセルに亘つて延長さ
れており、ワード線となる。つづいて、トラン
スフアゲート電極２０，２０をマスクとしてｎ
型不純物例えばAs+を1015cm-2程度の比較的高
ドーズ量でイオン注入する。この結果、熱処理
後に前記n-型不純物領域１７，１８からの不
純物の拡散あるいは高ドーズイオン注入時に溝
１２上端部側壁に斜め方向から低ドーズイオン
注入されたとみなしてよい不純物の拡散によ
り、溝１２底部の基板１１表面にはトランスフ
アゲート電極２０，２０近傍のn-型不純物領
域２１ａ，２１ａ及びこれらの領域に隣接する
n+型不純物領域２１ｂからなるｎ型不純物領
域２１が、溝１２周辺の基板１１表面にはトラ
ンスフアゲート電極２０，２０近傍のn-型不
純物領域２２ａ，２２ａ及びこれらの領域に隣
接するn+型不純物領域２２ｂ，２２ｂからな
るｎ型不純物領域２２，２２がそれぞれ形成さ
れる（同図ｅ図示）。つづいて、トランスフア
ゲート電極２０，２０をマスクとしてゲート酸
化膜１６をウエツトエツチングした後、全面に
例えは厚さ3000ÅのCVD酸化膜２３を堆積す
る（同図ｆ図示）。つづいて、CVD酸化膜２３
をRIEによりエツチバツクしてトランスフアゲ
ート電極２０，２０を覆うように残存させ、層
間絶縁膜２４を形成する（同図ｇ図示）。
(iii) 次いで、熱酸化により露出した基板１１表面
に例えば厚さ100Åの熱酸化膜（キヤパシタ酸
化膜）２５を形成した後、全面に例えば厚さ
3000Åの多結晶シリコン膜２６を堆積する（同
図ｈ図示）。つづいて、図示しないホトレジス
トパターンをマスクとして多結晶シリコン膜２
６を選択的にエツチングし、溝１２周辺のｎ型
不純物領域２２，２２上にキヤパシタ酸化膜２
５を介してキヤパシタ電極２７，２７を形成す
る。つづいて、前記ホトレジストパターンを除
去した後、熱酸化を行ない、キヤパシタ電極２
７，２７表面に層間絶縁膜２８，２８を形成す
る。つづいて、図示しないホトレジストパター
ンをマスクとして溝１２底部のｎ型不純物領域
２１表面の熱酸化膜をエツチングした後、ホト
レジストパターンを除去する（同図ｉ図示）。
つづいて、全面に例えばAl膜を蒸着した後、
パターニングしてトランスフアゲート電極２
０，２０と直交する方向に延長されたビツト線
２９を形成し、MOSdRAMを製造する（同図
ｉ図示）。
に例えば厚さ100Åの熱酸化膜（キヤパシタ酸
化膜）２５を形成した後、全面に例えば厚さ
3000Åの多結晶シリコン膜２６を堆積する（同
図ｈ図示）。つづいて、図示しないホトレジス
トパターンをマスクとして多結晶シリコン膜２
６を選択的にエツチングし、溝１２周辺のｎ型
不純物領域２２，２２上にキヤパシタ酸化膜２
５を介してキヤパシタ電極２７，２７を形成す
る。つづいて、前記ホトレジストパターンを除
去した後、熱酸化を行ない、キヤパシタ電極２
７，２７表面に層間絶縁膜２８，２８を形成す
る。つづいて、図示しないホトレジストパター
ンをマスクとして溝１２底部のｎ型不純物領域
２１表面の熱酸化膜をエツチングした後、ホト
レジストパターンを除去する（同図ｉ図示）。
つづいて、全面に例えばAl膜を蒸着した後、
パターニングしてトランスフアゲート電極２
０，２０と直交する方向に延長されたビツト線
２９を形成し、MOSdRAMを製造する（同図
ｉ図示）。
しかして、第３図ｊ図示のMOSdRAMは基板
１１表面に形成された溝１２の側壁にゲート酸化
膜１６を介してトランスフアゲート電極２０を形
成しているので、平面における単位セル面積のう
ち転送トランジスタの占有する面積を非常に小さ
くすることができ、ひいては単位セル面積自体を
縮小化することができる。また、ソース、ドレイ
ン領域となるｎ型不純物領域２１，２２はトラン
スフアゲート電極２０，２０近傍のn-型不純物
領域及びこれに隣接するn+型不純物領域からな
るいわゆるLDD（Lightly Doped Drain and
Source）構造となつているためドレイン領域近
傍のチヤネル領域における電界集中を緩和するこ
とができ、ホツトキヤリアの発生によるトランジ
スタの信頼性低下を防止することができる。
１１表面に形成された溝１２の側壁にゲート酸化
膜１６を介してトランスフアゲート電極２０を形
成しているので、平面における単位セル面積のう
ち転送トランジスタの占有する面積を非常に小さ
くすることができ、ひいては単位セル面積自体を
縮小化することができる。また、ソース、ドレイ
ン領域となるｎ型不純物領域２１，２２はトラン
スフアゲート電極２０，２０近傍のn-型不純物
領域及びこれに隣接するn+型不純物領域からな
るいわゆるLDD（Lightly Doped Drain and
Source）構造となつているためドレイン領域近
傍のチヤネル領域における電界集中を緩和するこ
とができ、ホツトキヤリアの発生によるトランジ
スタの信頼性低下を防止することができる。
また、上記実施例の方法によれば、第３図ｄの
工程における低ドーズイオン注入と同図ｅの工程
におけるトランスフアゲート電極２０，２０をマ
スクとする高ドーズイオン注入だけで、自己整合
的にいわゆるLDD構造のソース、ドレイン領域
となるｎ型不純物領域２１，２２を形成すること
ができ、通常のMOSトランジスタにLDD構造の
ソース、ドレイン領域を形成する場合のようにゲ
ート電極の側壁に例えばCVD酸化膜からなる高
ドーズイオン注入のマスクとなるスペーサを形成
する工程は必要ない。また、転送トランジスタの
チヤネル長は第３図ａの工程で形成される溝１２
の深さによつて決定されるが、チヤネル長を長く
（すなわち溝１２を深く）しても平面における単
位セル面積は増大しないので、短チヤネル化に伴
うサブスレツシヨルド特性の悪化による電荷の漏
洩を防止することができ、dRAMの信頼性低下を
防止することができる。更に、第３図ｊの工程で
n+型不純物領域２１ｂとビツト線２９とのコン
タクトをとるために図示しないホトレジストパタ
ーンをマスクとしてn+型不純物領域２１ｂ上の
酸化膜を除去するが、この写真蝕刻工程のマスク
合わせ精度はそれほど必要でないのでビツト線２
９とn+型不純物領域２１ｂとの自己整合的接続
（Self Align Contact）が可能である。以上述べ
たように極めて簡便な工程でセル面積を大幅に減
少できるとともにdRAMの信頼性を向上すること
ができる。
工程における低ドーズイオン注入と同図ｅの工程
におけるトランスフアゲート電極２０，２０をマ
スクとする高ドーズイオン注入だけで、自己整合
的にいわゆるLDD構造のソース、ドレイン領域
となるｎ型不純物領域２１，２２を形成すること
ができ、通常のMOSトランジスタにLDD構造の
ソース、ドレイン領域を形成する場合のようにゲ
ート電極の側壁に例えばCVD酸化膜からなる高
ドーズイオン注入のマスクとなるスペーサを形成
する工程は必要ない。また、転送トランジスタの
チヤネル長は第３図ａの工程で形成される溝１２
の深さによつて決定されるが、チヤネル長を長く
（すなわち溝１２を深く）しても平面における単
位セル面積は増大しないので、短チヤネル化に伴
うサブスレツシヨルド特性の悪化による電荷の漏
洩を防止することができ、dRAMの信頼性低下を
防止することができる。更に、第３図ｊの工程で
n+型不純物領域２１ｂとビツト線２９とのコン
タクトをとるために図示しないホトレジストパタ
ーンをマスクとしてn+型不純物領域２１ｂ上の
酸化膜を除去するが、この写真蝕刻工程のマスク
合わせ精度はそれほど必要でないのでビツト線２
９とn+型不純物領域２１ｂとの自己整合的接続
（Self Align Contact）が可能である。以上述べ
たように極めて簡便な工程でセル面積を大幅に減
少できるとともにdRAMの信頼性を向上すること
ができる。
なお、上記実施例では溝周辺の基板表面のｎ型
不純物領域を用いてセルキヤパシタを形成し、溝
底部の基板表面のｎ型不純物領域をビツト線と接
続させたが、この構成を逆にして溝周辺の基板表
面のｎ型不純物領域をビツト線と接続させ、溝底
部の基板表面のｎ型不純物領域を用いてセルキヤ
パシタを形成してもよい。このような
MOSdRAMを第５図ａ〜ｄに示す製造方法を併
記して説明する。
不純物領域を用いてセルキヤパシタを形成し、溝
底部の基板表面のｎ型不純物領域をビツト線と接
続させたが、この構成を逆にして溝周辺の基板表
面のｎ型不純物領域をビツト線と接続させ、溝底
部の基板表面のｎ型不純物領域を用いてセルキヤ
パシタを形成してもよい。このような
MOSdRAMを第５図ａ〜ｄに示す製造方法を併
記して説明する。
まず、第３図ａ〜ｃに対応する工程でｐ型シリ
コン基板３１表面を溝３２，３２及び素子分離用
溝３３，３３を形成した後、素子分離用溝３３，
３３にのみ例えばCVD酸化膜を埋設してフイー
ルド酸化膜３４，３４を形成する。この段階で溝
３２，３２の周辺部（溝３２と３２との間の突出
部）はフイールド酸化膜３４，３４によつて囲ま
れた２ビツト分のメモリセリ領域の中央に位置し
ている（第５図ａ図示）。次に、第３図ｄ〜ｇに
対応する工程でゲート酸化膜３５の形成、ｎ型不
純物の低ドーズイオン注入、溝３２，３２側壁で
のトランスフアゲート電極３６，３６の形成、ｎ
型不純物の高ドーズイオン注入等の工程により、
溝３２，３２底部の基板３１表面にトランスフア
ゲート電極３６，３６近傍のn-型不純物領域３
７ａ，３７ａとこれらの領域に隣接するn+型不
純物領域３７ｂ，３７ｂとからなるｎ型不純物領
域３７，３７を、溝３２，３２周辺の基板３１表
面にトランスフアゲート電極３６，３６近傍の
n-型不純物領域３８ａ，３８ａとこれらの領域
に隣接するn+型不純物領域３８ｂとからなるｎ
型不純物領域３８をそれぞれ形成する。つづい
て、トランスフアゲート電極３６，３６を覆うよ
うに層間絶縁膜３９，３９を形成する（同図ｂ図
示）。次いで、第３図ｈ及びｉに対応する工程で
キヤパシタ酸化膜４０を形成した後、全面に例え
ば多結晶シリコン膜を堆積し、これをパターニン
グして溝３２，３２底部のｎ型不純物領域３７，
３７上にキヤパシタ酸化膜４０，４０を介してキ
ヤパシタ電極４１，４１を形成する。つづいて、
キヤパシタ電極４１，４１表面に層間絶縁膜４
２，４２を形成した後、溝３２，３２周辺のｎ型
不純物領域３８表面の酸化膜を選択的にエツチン
グしてｎ型不純物領域３８を露出させる（同図ｃ
図示）。次いで、第３図ｊに対応する工程で全面
に例えばAl膜を蒸着した後、パターニングして
溝３２，３２周辺のｎ型不純物領域３８と接続す
るビツト線４３を形成し、MOSdRAMを製造す
る（同図ｄ図示）。
コン基板３１表面を溝３２，３２及び素子分離用
溝３３，３３を形成した後、素子分離用溝３３，
３３にのみ例えばCVD酸化膜を埋設してフイー
ルド酸化膜３４，３４を形成する。この段階で溝
３２，３２の周辺部（溝３２と３２との間の突出
部）はフイールド酸化膜３４，３４によつて囲ま
れた２ビツト分のメモリセリ領域の中央に位置し
ている（第５図ａ図示）。次に、第３図ｄ〜ｇに
対応する工程でゲート酸化膜３５の形成、ｎ型不
純物の低ドーズイオン注入、溝３２，３２側壁で
のトランスフアゲート電極３６，３６の形成、ｎ
型不純物の高ドーズイオン注入等の工程により、
溝３２，３２底部の基板３１表面にトランスフア
ゲート電極３６，３６近傍のn-型不純物領域３
７ａ，３７ａとこれらの領域に隣接するn+型不
純物領域３７ｂ，３７ｂとからなるｎ型不純物領
域３７，３７を、溝３２，３２周辺の基板３１表
面にトランスフアゲート電極３６，３６近傍の
n-型不純物領域３８ａ，３８ａとこれらの領域
に隣接するn+型不純物領域３８ｂとからなるｎ
型不純物領域３８をそれぞれ形成する。つづい
て、トランスフアゲート電極３６，３６を覆うよ
うに層間絶縁膜３９，３９を形成する（同図ｂ図
示）。次いで、第３図ｈ及びｉに対応する工程で
キヤパシタ酸化膜４０を形成した後、全面に例え
ば多結晶シリコン膜を堆積し、これをパターニン
グして溝３２，３２底部のｎ型不純物領域３７，
３７上にキヤパシタ酸化膜４０，４０を介してキ
ヤパシタ電極４１，４１を形成する。つづいて、
キヤパシタ電極４１，４１表面に層間絶縁膜４
２，４２を形成した後、溝３２，３２周辺のｎ型
不純物領域３８表面の酸化膜を選択的にエツチン
グしてｎ型不純物領域３８を露出させる（同図ｃ
図示）。次いで、第３図ｊに対応する工程で全面
に例えばAl膜を蒸着した後、パターニングして
溝３２，３２周辺のｎ型不純物領域３８と接続す
るビツト線４３を形成し、MOSdRAMを製造す
る（同図ｄ図示）。
しかして、第５図ｄ図示のMOSdRAM及び第
５図ａ〜ｄに示した方法も上記実施例と同様な効
果を得ることができる。ただし、第５図ｄ図示の
MOSdRAMでは２個の転送トランジスタ間の相
互干渉を防ぐために、溝３２，３２周辺のｎ型不
純物領域３８の横幅を広くすることが望ましい。
５図ａ〜ｄに示した方法も上記実施例と同様な効
果を得ることができる。ただし、第５図ｄ図示の
MOSdRAMでは２個の転送トランジスタ間の相
互干渉を防ぐために、溝３２，３２周辺のｎ型不
純物領域３８の横幅を広くすることが望ましい。
なお、以上の説明ではフイールド絶縁膜を形成
するのに素子分離用溝に絶縁膜を埋設する方法を
用いたが、表面の平坦性のよい微細素子分離法で
あれば選択酸化法でもよい。
するのに素子分離用溝に絶縁膜を埋設する方法を
用いたが、表面の平坦性のよい微細素子分離法で
あれば選択酸化法でもよい。
また、実施例では第３図ｅの工程で基板１１表
面全体にゲート酸化膜１６が存在する状態でAs+
の高ドーズイオン注入を行なつたが、この高ドー
ズイオン注入はトランスフアゲート電極２０，２
０をマスクとしてゲート酸化膜１６の露出した部
分をエツチングした後に行なつてもよい。
面全体にゲート酸化膜１６が存在する状態でAs+
の高ドーズイオン注入を行なつたが、この高ドー
ズイオン注入はトランスフアゲート電極２０，２
０をマスクとしてゲート酸化膜１６の露出した部
分をエツチングした後に行なつてもよい。
更に、実施例ではトランスフアゲート電極材料
及びキヤパシタ電極材料として多結晶シリコンを
用いたが、これに限らず金属あるいは金属ケイ化
物を用いてもよい。
及びキヤパシタ電極材料として多結晶シリコンを
用いたが、これに限らず金属あるいは金属ケイ化
物を用いてもよい。
以上詳述した如く本発明によれば、大容量かつ
素子特性の良好な半導体装置及びこのような半導
体装置を簡便な工程で製造し得る方法を提供でき
るものである。
素子特性の良好な半導体装置及びこのような半導
体装置を簡便な工程で製造し得る方法を提供でき
るものである。
第１図は従来のMOSdRAMの断面図、第２図
は第１図の−線に沿う断面図、第３図ａ〜ｊ
は本発明の実施例におけるMOSdRAMを得るた
めの製造方法を示す断面図、第４図は第３図ｃに
対応する平面図、第５図ａ〜ｄは本発明の他の実
施例におけるMOSdRAMを得るための製造方法
を示す断面図である。 １１，３１……ｐ型シリコン基板、１２，３２
……溝、１３……CVD酸化膜、１４，３３……
素子分離用溝、１５，３４……フイールド酸化
膜、１６，３５……ゲート酸化膜、１７，１８…
…n-型不純物領域、１９……多結晶シリコン
膜、２０，３６……トランスフアゲート電極、２
１ａ，２２ａ，３７ａ，３８ａ……n-型不純物
領域、２１ｂ，２２ｂ，３７ｂ，３８ｂ……n+
型不純物領域、２１，２２，３７，３８……ｎ型
不純物領域、２３……CVD酸化膜、２４，３９
……層間絶縁膜、２５，４０……キヤパシタ酸化
膜、２６……多結晶シリコン膜、２７，４１……
キヤパシタ電極、２８，４２……層間絶縁膜、２
９，４３……ビツト線。
は第１図の−線に沿う断面図、第３図ａ〜ｊ
は本発明の実施例におけるMOSdRAMを得るた
めの製造方法を示す断面図、第４図は第３図ｃに
対応する平面図、第５図ａ〜ｄは本発明の他の実
施例におけるMOSdRAMを得るための製造方法
を示す断面図である。 １１，３１……ｐ型シリコン基板、１２，３２
……溝、１３……CVD酸化膜、１４，３３……
素子分離用溝、１５，３４……フイールド酸化
膜、１６，３５……ゲート酸化膜、１７，１８…
…n-型不純物領域、１９……多結晶シリコン
膜、２０，３６……トランスフアゲート電極、２
１ａ，２２ａ，３７ａ，３８ａ……n-型不純物
領域、２１ｂ，２２ｂ，３７ｂ，３８ｂ……n+
型不純物領域、２１，２２，３７，３８……ｎ型
不純物領域、２３……CVD酸化膜、２４，３９
……層間絶縁膜、２５，４０……キヤパシタ酸化
膜、２６……多結晶シリコン膜、２７，４１……
キヤパシタ電極、２８，４２……層間絶縁膜、２
９，４３……ビツト線。
Claims (1)
- 【特許請求の範囲】 １ 一導電型の半導体基板表面に形成された溝の
側壁にゲート絶縁膜を介して形成されたゲート電
極と、前記溝底部及び溝周辺の基板表面に形成さ
れた、前記ゲート電極近傍の低濃度不純物領域及
び該低濃度不純物領域に隣接する高濃度不純物領
域からなる基板と逆導電型の不純物領域と、前記
ゲート電極と絶縁され、前記溝底部及び溝周辺の
基板表面の不純物領域のうちいずれか一方上にキ
ヤパシタ絶縁膜を介して形成されたキヤパシタ電
極とを具備したことを特徴とする半導体装置。 ２ 一導電型の半導体基板表面を異方性エツチン
グによりエツチングして溝を形成する工程と、基
板表面にゲート絶縁膜を形成する工程と、基板と
逆導電型の不純物を低ドーズ量でイオン注入する
工程と、全面にゲート電極材料を堆積した後、異
方性エツチングにより該ゲート電極材料をエツチ
ングして前記溝側壁にゲート絶縁膜を介してゲー
ト電極を形成する工程と、該ゲート電極をマスク
として基板と逆導電型の不純物を高ドーズ量でイ
オン注入し、前記溝底部及び溝周辺にゲート電極
近傍の低濃度不純物領域及び該低濃度不純物領域
に隣接する高濃度不純物領域からなる基板と逆導
電型の不純物領域を形成する工程と、全面に絶縁
膜を堆積した後、異方性エツチングにより該絶縁
膜をエツチングし、前記ゲート電極を覆うように
絶縁膜を残存させる工程と、前記ゲート電極を形
成された領域以外の基板表面にキヤパシタ絶縁膜
を形成する工程と、全面にキヤパシタ電極材料を
堆積した後、その一部をエツチングして、溝底部
及び溝周辺の基板表面の不純物領域のうちいずれ
か一方上にキヤパシタ絶縁膜を介してキヤパシタ
電極を形成する工程とを具備したことを特徴とす
る半導体装置の製造方法。 ３ 溝を形成した後に、更に基板の一部を選択的
にエツチングして素子分離用溝を形成し、該素子
分離用溝に絶縁膜を埋設することを特徴とする特
許請求の範囲第２項記載の半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58244089A JPS60136369A (ja) | 1983-12-26 | 1983-12-26 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58244089A JPS60136369A (ja) | 1983-12-26 | 1983-12-26 | 半導体装置及びその製造方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5040661A Division JPH0831576B2 (ja) | 1993-02-05 | 1993-02-05 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60136369A JPS60136369A (ja) | 1985-07-19 |
| JPS6145390B2 true JPS6145390B2 (ja) | 1986-10-07 |
Family
ID=17113571
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58244089A Granted JPS60136369A (ja) | 1983-12-26 | 1983-12-26 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60136369A (ja) |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0682803B2 (ja) * | 1985-09-04 | 1994-10-19 | 日本電気株式会社 | Ｍｉｓ型半導体記憶装置 |
| US4751558A (en) * | 1985-10-31 | 1988-06-14 | International Business Machines Corporation | High density memory with field shield |
| JPS63244683A (ja) * | 1987-03-30 | 1988-10-12 | Mitsubishi Electric Corp | 電界効果型半導体装置およびその製造方法 |
| JP2507502B2 (ja) * | 1987-12-28 | 1996-06-12 | 三菱電機株式会社 | 半導体装置 |
| JPH02130873A (ja) * | 1988-11-10 | 1990-05-18 | Nec Corp | 半導体集積回路装置 |
| US4954854A (en) * | 1989-05-22 | 1990-09-04 | International Business Machines Corporation | Cross-point lightly-doped drain-source trench transistor and fabrication process therefor |
| JP2757491B2 (ja) * | 1989-09-27 | 1998-05-25 | 日産自動車 株式会社 | 半導体装置の製造方法 |
| JPH0482272A (ja) * | 1990-07-25 | 1992-03-16 | Semiconductor Energy Lab Co Ltd | 絶縁ゲイト型電界効果半導体装置 |
| JPH05206394A (ja) * | 1992-01-24 | 1993-08-13 | Mitsubishi Electric Corp | 電界効果トランジスタおよびその製造方法 |
| US5672524A (en) * | 1995-08-01 | 1997-09-30 | Advanced Micro Devices, Inc. | Three-dimensional complementary field effect transistor process |
| US5763310A (en) * | 1996-10-08 | 1998-06-09 | Advanced Micro Devices, Inc. | Integrated circuit employing simultaneously formed isolation and transistor trenches |
| JP3788022B2 (ja) * | 1998-03-30 | 2006-06-21 | セイコーエプソン株式会社 | 薄膜トランジスタおよびその製造方法 |
| DE19845003C1 (de) * | 1998-09-30 | 2000-02-10 | Siemens Ag | Vertikaler Feldeffekttransistor mit innenliegendem ringförmigen Gate und Herstellverfahren |
| JP2002184980A (ja) * | 2000-10-05 | 2002-06-28 | Fuji Electric Co Ltd | トレンチ型ラテラルｍｏｓｆｅｔおよびその製造方法 |
| JP2010219326A (ja) * | 2009-03-17 | 2010-09-30 | Elpida Memory Inc | 半導体記憶装置及びその製造方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51147271A (en) * | 1975-06-13 | 1976-12-17 | Hitachi Ltd | Semiconductor memory device |
-
1983
- 1983-12-26 JP JP58244089A patent/JPS60136369A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60136369A (ja) | 1985-07-19 |
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