JPS6367771A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JPS6367771A
JPS6367771A JP61213105A JP21310586A JPS6367771A JP S6367771 A JPS6367771 A JP S6367771A JP 61213105 A JP61213105 A JP 61213105A JP 21310586 A JP21310586 A JP 21310586A JP S6367771 A JPS6367771 A JP S6367771A
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JP
Japan
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bit lines
memory cell
wiring layer
bit line
group
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Application number
JP61213105A
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Yoshio Matsuda
吉雄 松田
Koichiro Masuko
益子　耕一郎
Kazutami Arimoto
和民 有本
Norimasa Matsumoto
松本　憲昌
Kiyohiro Furuya
清広 古谷
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Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Publication date
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    • H10D1/60—Capacitors
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    • H10D1/66—Conductor-insulator-semiconductor capacitors, e.g. MOS capacitors
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    • H—ELECTRICITY
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    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、半導体記憶装置に関し、特にＭＯＳダイナ
ミックＲＡＭ等のメモリセルアレイにおける配線構造の
改良に関するものである。
［従来の技術］ 第２Ａ図は、溝堀分離領域の斜面（側面）に情報電荷蓄
積容量を形成した従来の半導体記憶装置の一部分を示す
平面パターン図である。第２Ｂ図は、第２Ａ図に示す半
導体記憶装置の線Ｘ−Ｘ　−に沿う断面図である。図に
おいて、半導体基板５ＵＢＯ上にはメモリセルの分離を
行なうための溝堀分離領域２が形成される。この溝堀分
離領域２は、メモリセルを構成するトランスファトラン
ジスタのチャネル領域６に接しないように、かつこのチ
ャネル領域６を囲んで形成される。半導体基板ＳＵＢの
平坦部分の一部および溝堀分離領域２の側面の斜面部分
３には、情報電荷蓄積容量の一方電極を構成するｎ＋拡
散領域１が形成される。
このｎ＋拡散領域１の上には薄い酸化膜２０が形成され
る。また、溝堀分離領域２の底には酸化膜２１が形成さ
れる。この酸化膜２１の下部にはチャネルストップ用の
ｐ＋層が形成される。酸化膜２０および２１の上には第
１のポリシリコンで形成される対向電極４が設けられる
。この対向電極４は酸化膜２０を挟んでｎ＋拡散領域１
と対向することにより情報電荷蓄積容量の他方電極を構
成する。したがって、第２Ａ図および第２Ｂ図に示す半
導体記憶装置では、半導体基板５ＵＢ０′平埋部分のみ
ならず溝堀分離領域２の側面にも情報電荷蓄積容量が形
成されている。また、半導体基板ＳＵＢの上部には第２
のポリシリコンで形成される複数本のワード線５と、こ
のワード線５と交差するようにかつ第３のポリシリコン
あるいはＡｕ（アルミニウム）で形成される複数本のビ
ット線７ａ、　　７ｂ、　　７ｃ、　　７ｄ、・・・が
設けられる。各ビット線は、開孔８を介してｎ＋拡散領
域１と電気的に接続されている。
上記のような半導体記憶装置は、メモリセル外周部の溝
堀分離領域２の斜面部分３を情報電荷蓄積容量とし活用
することにより、情報電荷蓄積容量を形成する平坦部面
積を減少させ、チップ面積を縮小させても十分に動作余
裕が広く、α粒子等の放射線により注入される少数担体
に対して記憶情報電荷が保持されるだけの情報電荷蓄積
容量が確保できるように構成されている。メモリセルの
周辺長を長く利用すればするほど情報電荷蓄積容量を得
るのに必要な溝の深さが浅くて済む。
第３図は第２Ａ図および第２Ｂ図に示す半導体記憶装置
に折返し型ビット線を適用した場合のメモリセルアレイ
構成を示す模式図である。なお、この第３図において点
線で囲む部分が第２Ａ図に示す半導体記憶装置にほぼ対
応している。図示のごとく、溝堀分離領域１４はメモリ
セル９の周囲を囲むように形成されている。また、複数
本のワード線１０１〜１０８に対して交差するように形
成されたビット線１１１〜１１８は、隣り合う２本同士
が同一のセンスアンプ１３に接続されている。同一のセ
ンスアンプ１３に接続された２本のビット線は、１組の
ビット線対を構成する。この第３図では、ビット線１１
１と１１２とが、１１３と１１４とが、１１５と１１６
とが、１１７と１１８とが、それぞれビット線対を構成
する。これら１対のビット線のうち一方のビット線はメ
モリセル９０１個おきに配置された開孔部１２（第２Ａ
図に示す開孔８を模式的に示したもの）を介してメモリ
セル９とコンタクトをとる。また、１対のビット線のう
ち他方のビット線は上記一方のビット線とメモリセル９
の１ピツチたけずれて配置された開孔部１２を介してメ
モリセル９とコンタクトをとる。したがって、開孔部１
２は各ビット線について存在している。
［発明が解決しようとする問題点コ ところで、上記のような半導体記ｔｉ！装置において、
最小設計基準を適用するとき、ビット線同士の間隔はビ
ット線のコンタクト部のカバレージ部分（第２Ａ図で言
えば開孔８を取り囲むために設けられた余白部分）で規
定される。たとえば、ビット線７ａと７ｂとの間隔は、
互いのビット線のコンタクト部におけるカバレージ部分
が内側に突出しているため、両方のビット線のカバレー
ジ部分から制約を受ける。したがって、これらのビット
線を高密度に配置することができない。これは、ビット
線７ｃと７ｄについても同様である。その結果、ビット
線７ａと７ｂ間の容量とビット線７ｂと７ｃ間の容量が
アンバランスになってしまう。
また、第３図に示すように溝堀分離領域１４の形状がい
わゆるレンガ積みをしたような複雑な形状になり、プロ
セス上のばらつき（たとえばマスクのずれや溝の深さの
ばらつき）が大きくなるという問題点もあった。
この発明は上記のような問題点を解消するためになされ
たもので、ビット線を高密度に配置し得るような半導体
記憶装置を提供することを目的とする。
［問題点を解決するための手段］ この発明に係る半導体記憶装置は、メモリセルアレイを
第１の群と第２の群とに分け、各ビット線対のうち第１
のビット線を第１の群のメモリセルアレイに属するメモ
リセルに接続し、第２のビット線を第２の群のメモリセ
ルアレイに属するメモリセルに接続するようにしたもの
である。
［作用］ この発明における半導体記憶装置は、メモリセルアレイ
の各群内では、全体の半分のビット線にのみコンタクト
部が存在するので、ビット線同士の間隔を規定するフン
タクト部のカバレージ部分を半減することができる。
［実施例コ 第１図はこの発明の一実施例の半導体記憶装置のメモリ
セルアレイ構成を示す模式図である。図において、この
実施例の半導体記憶装置は、メモリセルアレイが接続部
分１７を挟んで第１のブロック１５ａと第２のブロック
１５ｂとの２つの群に分けられている。各ブロック１５
ａおよび１５ｂのメモリセルアレイには複数本のワード
線１０が互いに平行に配置されている。また、これらワ
ード線１０と交差するように、複数本のビット線１６と
複数本のビット線１８とが設けられる。隣り合う２本の
ビット線１６および１８は、対をなしており、同一のセ
ンスアンプ１３に接続される。
したがって、この実施例はいわゆる折返し型ビット線構
成を適用したものとなっている。ここで、ビット線１６
のうち第２のブロック１５ｂ上を通過する第１の部分１
６ａは第１の配線層で形成され、かつこの第１の部分１
６ａは開孔部１２を介して第２のブロック１５ｂのメモ
リセル９と電気的に接続されている。また、ビット線１
６うち第１のブロック１５ａ上を通過する第２の部分１
６ｂは第２の配線層で形成されており、この部分は第１
のブロック１５ａのメモリセル９とは全く電気的接続が
図られていない。したがって、ビット線１６の第２の部
分１６ｂ下には開孔部１２が存在しない。そして、ビッ
ト線１６の第１の部分１５ａと第２の部分１６ｂは、接
続部１７において電気的に接続されている。一方、ビッ
ト線１８のうち第２のブロック１５ｂ上を通過する第１
の部分１８ａは第２の配線層で形成されており、この部
分は第２のブロック１５ｂのメモリセル９とは全く電気
的接続が図られていない。したがって、この第１の部分
１８ａ下には開孔部１２が存在しない。また、ビット線
１８のうち第１のブロック１５ａ上を通過する第２の部
分１８ｂは第１の配線層で形成されており、かつ開孔部
１２を介して第１のブロック１５ａのメモリセル９と電
気的に接続されている。そして、ビット線１８の第１の
部分１８ａと第２の部分１８ｂは、接続部分１７におい
て電気的に接続されている。
上記のような構成において、ビット線の第１の配線層を
たとえばＡ廷、ビット線の第２の配線層をたとえばポリ
シリコンで形成するとすれば、互いに対となるビット線
１６．１８が、各ブロック１５ａ、１５ｂ中では、別層
で形成されることになるため、第２Ａ図および第２Ｂ図
に示す従来の半導体記憶装置に比べて、同一層における
ビット線同士の間隔が２倍となる。したがって、ビット
線間の容量を小さくできノイズに強くなるとともに、高
密度配置も可能となる。また、第１図から明らかなよう
に、開孔部１２がビット線の長手方向に沿ってメモリセ
ルごとに規則的に配置されるので、溝堀分離領域１４の
形状が単純な形になり、製造プロセス上のばらつきを少
なくすることができる。
なお、上記実施例では、ビット線の第１の配線層をＡｌ
ｌ、第２の配線層をポリシリコンで形成したが、全く逆
に第１の配線層をポリシリコンで、第２の配線層をＡｍ
で形成してもよい。
また、ビット線の第１．第２あ配線層を同一の配線層た
とえばＡｍで形成してもよい。この場合、たとえばメモ
リセルアレイの第１のブロック１５ａ中では、ビット線
１８にのみコンタクト部が存在するため、ビット線同士
の間隔はビット線１８のコンタクト部のカバレージ部分
のみから規制を受ける。そのため、ビット線間隔の制約
は従来の半導体記憶装置に比べて半分となり、高密度配
置が可能となる。したがって、この場合であっても、ビ
ット線間の容量が小さくでき、ノイズに強くなる。また
、溝堀分離領域１４の形状を単純化できるという利点も
上記実施例と全く同様である。
なお、上記実施例では折返し型ビット線構成の半導体記
憶装置について説明したが、この発明はその他のビット
線構成の半導体記憶装置にも適用し得ることはもちろん
である。
［発明の効果］ 以上のように、この発明によれば、メモリセルアレイを
２つの群に分け、各ビット線対のうち一方のビット線を
第１の群のメモリセルに接続し、他方のビット線を第２
の群のメモリセルに接続するようにしたので、各群中で
はビット線同士の間隔を制約するビット線のコンタクト
部のカバレージ部分を従来の半導体記憶装置に比べて半
分にすることができる。したがって、ビット線の高密度
配置が可能となる。その結果、当該カバレージ部分によ
って制約を受けるビット線同士の間隔と制約を受けない
ビット線同士の間隔とをほぼ等しくすることが可能とな
り、ビット線間の容量のアンバランスを解消することが
できる。
【図面の簡単な説明】
第１図はこの発明の実施例による半導体記憶装置のメモ
リセルアレイ構成を示した模式図である。 第２Ａ図は従来の半導体記憶装置のメモリセルアレイの
一部分を示した平面パターン図である。 第２Ｂ図は第２Ａ図に示す線Ｘ−Ｘ　＝に沿う断面図で
ある。 第３図は第２図に示したメモリセルを折返しビット線構
造に適用した場合のメモリセルアレイ構成を示す模式図
である。 図において、１はｎ＋拡散領域、２は溝堀分離領域、３
は情報電荷蓄積容量として利用される溝堀分離領域の斜
面部分、４は対向電画、５はワード線、６はトランスフ
ァトランジスタのチャネル、７８〜７ｄはビット線、８
は開孔、２０および２１は酸化膜、２２はｐ＋層、ＳＵ
Ｂは半導体基板、９はメモリセル、１０はワード線、１
２は開孔部、１３はセンスアンプ、１４は溝堀分離領域
、１５ａはメモリセルアレイの第１のブロック、１５ｂ
はメモリセルアレイの第２のブロック、１６および１８
はビット線、１′６ａはビット線１６の第１の部分、１
６ｂはビット線１６の第２の部分、１８ａはビット線１
８の第１の部分、１８ｂはビット線１８の第２の部分、
１７は接続部分を示す。

Claims (4)

    【特許請求の範囲】
  1. （１）複数個のメモリセルが配置されたメモリセルアレ
    イと、このメモリセルアレイ上に形成された複数のワー
    ド線と、このワード線と交差して形成され、かつ隣り合
    う２本が１組となって用いられる複数のビット線とを備
    えた半導体記憶装置において、 前記メモリセルアレイは第１の群と第２の群に分けられ
    、 前記組となるビット線のうち第１のビット線が前記第１
    の群のメモリセルアレイに属するメモリセルに接続され
    、 前記組となるビット線のうち第２のビット線が前記第２
    の群のメモリセルアレイに属するメモリセルに接続され
    ることを特徴とする、半導体記憶装置。
  2. （２）前記第１のビット線の一部が第１の配線層で形成
    され、その他の部分が第２の配線層で形成され、これら
    第１の配線層と第２の配線層が適当な箇所において接続
    され、 前記第２のビット線の一部が前記第１の配線層で形成さ
    れ、その他の部分が前記第２の配線層で形成され、これ
    ら第１の配線層と第２の配線層が適当な箇所において接
    続されてなることを特徴とする、特許請求の範囲第１項
    記載の半導体記憶装置。
  3. （３）前記第１のビット線のうち前記第１の群のメモリ
    セルアレイのメモリセルに接続される部分と、前記第２
    のビット線のうち前記第２の群のメモリセルアレイのメ
    モリセルに接続される部分とが前記第１の配線層で形成
    され、 前記第１のビット線と前記第２のビット線の残りの部分
    が前記第２の配線層で形成されていることを特徴とする
    特許請求の範囲第２項記載の半導体記憶装置。
  4. （４）前記メモリセルアレイには、メモリセルの分離を
    行なう溝堀分離領域がメモリトランジスタのチャネル領
    域に接しないように、かつこのチャネル領域を取り囲ん
    で形成されており、さらにこのチャネル領域を取り囲む
    溝堀分離領域の側面に情報電荷蓄積領域が形成されてい
    ることを特徴とする、特許請求の範囲第１項ないし第３
    項のいずれかに記載の半導体記憶装置。
JP61213105A 1986-09-09 1986-09-09 半導体記憶装置 Pending JPS6367771A (ja)

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03214670A (ja) * 1989-08-19 1991-09-19 Fujitsu Ltd 半導体記憶装置

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06105773B2 (ja) * 1987-12-22 1994-12-21 株式会社東芝 半導体装置
JPH07109878B2 (ja) * 1988-11-16 1995-11-22 株式会社東芝 半導体記憶装置
US4910418A (en) * 1988-12-29 1990-03-20 Gazelle Microcircuits, Inc. Semiconductor fuse programmable array structure
EP0454998B1 (en) * 1990-03-28 1995-11-08 Nec Corporation Semiconductor memory device
US5170243A (en) * 1991-11-04 1992-12-08 International Business Machines Corporation Bit line configuration for semiconductor memory
US7184290B1 (en) * 2000-06-28 2007-02-27 Marvell International Ltd. Logic process DRAM
US7227768B2 (en) * 2005-07-01 2007-06-05 Spansion Llc Power interconnect structure for balanced bitline capacitance in a memory array

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5925381B2 (ja) * 1977-12-30 1984-06-16 富士通株式会社 半導体集積回路装置
JPS61110459A (ja) * 1984-11-02 1986-05-28 Nippon Telegr & Teleph Corp <Ntt> 半導体メモリ

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03214670A (ja) * 1989-08-19 1991-09-19 Fujitsu Ltd 半導体記憶装置

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