JPS6367804A - チツプ型遅延素子 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 導電性の半導体ウェハをアース電極とし、半４体つェへ
の表面に形成した絶縁層上に、所定の遅延時間を存する
ストリップ導体を形成した構成とすることにより、回路
基板に油の部品と高密度に実装でき、且つ低コストのチ
ップ型遅延素子を提供する。

〔産業上の利用分野〕

本発明は、分布定数線路型のデツプ型遅延素子に関する
。

回路基板に配設した実装部品間で授受する信号の同期を
微妙に調整するため、或いは実装した部品の時間的バラ
ツキを調整するために、回路基板に遅延素子を実装する
ことが行われている。

〔従来の技術〕

従来の遅延素子は第２図のように、薄形の高；、を電率
の誘電体、例えばアルミナよりなる誘電体基板１の表面
に、蛇行したストリップ導体２を、厚膜、或いは薄膜で
形成し、誘電体基板ｌの裏面の全面に、アース電極３を
厚膜、或いは：τ膜で形成しである。

また、ストリップ導体２０両端末に入出力端子２八、　
２Ｂを接続して設け、さちにまた、アース電極３の所望
の個所に、アース端子３Ａを接続して設けである。

したがって、ストリップ導体２は、高周波帯域の信号線
路となる。

このような信号線路は、ストリップ導体２がインダクタ
ンスを有し、且つストリップ導体２とアース電極３との
間で所望の静電容量が得られるので、遅延時間を設定す
ることができ、且つ所定の例えば５０Ωの特性インピー
ダンスを有する分布定数遅延線路となる。

〔発明が解決しようとする問題点〕

しかしながら上記従来例の遅延素子は、誘電体基板１が
大きいばかりでなく、誘電体基板１を垂直にして、入出
力端子２Ａ、２Ｂ、及びアース端子３Ａを、高周波信号
線路が形成され回路基板のパターンのスルーホール等に
挿着して、回路基板に実装しなければならず、部品の高
密度実装の障害になるという問題点がある。

また、入出力端子２Ａ、２Ｂ、及びアース端子３Ａを、
誘電体基板１に接続する作業が煩雑であり、且つ他のチ
ップ型部品と同様な実装手段を適用することができない
ので、遅延素子を搭載する電子装置がコスト高になると
いう問題点がある。

〔問題点を解決するための手段〕

上記従来の問題点を解決するため本発明は、第１図のよ
うに、チップ型遅延素子１０を、導電性の半導体ウニハ
エ１と、半導体ウェハ１１の表面形成した絶縁層１２と
、絶縁層１２の上面に形成した、所望の遅延時間を得ら
れ、且つ例えば５０Ωの所定の特性インピーダンス特性
を有するストリップ導体１３とを備えた構成とし、半導
体ウェハ１１をアース電極として、半導体ウェハ１１の
裏面を直接、回路基板２０のアースパターン２２に密着
・接続して、回路基板２０に実装するようにしたもので
ある。

〔作用〕

上記本発明のチップ型遅延素子１０は、平面形状が大き
い半導体ウェハを用い、半導体ウェハがシリコンウェハ
の場合は、半導体ウェハ１１の表面を直接酸化して５ｉ
Ｏｚ膜を形成して、絶縁層１２とするか、或いはシリコ
ン、及び他の半導体の場合には蒸着法、スパンクリング
、気相堆積法等の手段等により、半導体ウェハ１１の表
面にＡｌ２Ｏ２、ＴｉＯ□等の酸化膜を形成して絶縁層
１２とする。

そして、絶縁層１２の上面に金、アルミニウム等を、蒸
着等して形成した後に、所定の大きさのマｌ−リソクス
状の枠を設定し、その枠内のそれぞれに、ストリップ導
体１３をエツチング形成した後、半導体ウェハを７トリ
ソクス状にカットするという手法により製造することが
できる。

即ち、絶縁層１２の誘電率、膜厚、及びストリップ導体
１３の幅を選択することにより、所定の特性インピーダ
ンスが得られ、且つストリップ導体１３の長さにより定
まる遅延時間を有する、小形で、且つ量産化が容易の低
コストのチップ型遅延素子である。

また、半導体ウェハ１１は導電性の半立体であるので、
特別に金属膜等を蒸着する。ことなく、アース電極の機
能を有している。したがって、回路基板２０のアースパ
ターン２２上に、半導体ウェハ１１の裏面を密着して、
半田リフロー等の手段により、他のチップ型部品のマウ
ント時に同時に、且つ高密度に回路基板２０上にマウン
トすることができるので、チップ型遅延素子１０を搭載
する電子装置が低コストとなる。

〔実施例〕

以下図を参照しながら、本発明を具体的に説明する。

第１図は本発明の一実施例の斜視図であって、チップ型
遅延素子１０は、例えばＷ電性のシリコンよりなる半導
体ウェハ１１の表面に、例えばＴｉＯ□ｆＫよりなる絶
縁層１２が形成されている。

絶縁層１２の上面には、例えば５０Ωの所定の特性・イ
ンピーダンスを有する、所望の長さの蛇行したストリッ
プ導体（金、アルミニウム等の薄膜）１３が形成されて
いる。

回路基板２０は、上面に所望の高周波回路が形成され、
さらに図示してない他のチップ型部品等が実装された、
例えばハイブリッドＩＣ等の基板である。

回路基板２０の表面のチップ型遅延素子１０を実装する
位置には、チップ型遅延素子１０の底面の幅にほぼ等し
いアースパターン２２が形成されている。

このアースパターン２２上に半導体ウェハ１１の裏面が
密着して、チップ型遅延素子１０がグイボンデングされ
ている。

またストリップ導体１３の両端末は、回路基板２０上に
端末が対向して形成された一対の信号パターン２１のそ
れぞれに、ワイヤーボンデングされた、例えば金線より
なる接続線２３を介して接続されている。

上述のチップ型遅延素子１０は、絶縁層１２の誘電率、
膜Ｉ７、及びストリップ導体１３の幅が所望に選択され
ており、その特性インピーダンスは５０Ωである。

また、ストリップ導体１３の単位長あたりのインダクタ
ンスをし、容量をＣとすれば、ストリップ導体１３０単
位長あたりの遅延時間：よ、ＬとＣの積の平方根に等し
いので、ストリップ導体１３の長さを選択することによ
り、所望の遅延時間のチップ型遅延素子１０を得ること
ができる。

〔発明の効果〕

以上説明したように本発明は、導電性の半導体ウェハを
アース電極とし、半＞ｙ体つェハの表面に形成した絶縁
層上に、所定の遅延時間を有するストリップ導体を形成
したチップ型遅延素子であって、小形で、且つ量産化が
容易であるので低コストであり、また、回路基板に他の
部品と高密度に実装できる等、実用上で優れた効果があ
る。

【図面の簡単な説明】

第１図は本発明の実施例の斜視図、 第２図は従来例の斜視図である。 図において、 ２．１３はストリフ１４体、 １０はチップ型遅延素子、 １１は半導体ウェハ、 １２は絶縁層、 ２０は回路基板、 ２１は信号パターン、 ２２はアースパターンを示す。

Claims (1)

1. 【特許請求の範囲】 　導電性の半導体ウェハ（１１）と、 該半導体ウェハ（１１）の表面に形成した絶縁層（１２
   ）と、 該絶縁層（１２）の上面に形成した、所定の遅延時間を
   を有するストリップ導体（１３）とを備え、該半導体ウ
   ェハ（１１）の裏面が、回路基板（２０）のアースパタ
   ーン（２２）に密着して、実装されるよう構成されたこ
   とを特徴とするチップ型遅延素子。