JPH02244711A - 半導体パッケージ - Google Patents
半導体パッケージInfo
- Publication number
- JPH02244711A JPH02244711A JP1065663A JP6566389A JPH02244711A JP H02244711 A JPH02244711 A JP H02244711A JP 1065663 A JP1065663 A JP 1065663A JP 6566389 A JP6566389 A JP 6566389A JP H02244711 A JPH02244711 A JP H02244711A
- Authority
- JP
- Japan
- Prior art keywords
- dielectric substrate
- package
- semiconductor
- semiconductor chip
- base
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W76/00—Containers; Fillings or auxiliary members therefor; Seals
- H10W76/10—Containers or parts thereof
- H10W76/12—Containers or parts thereof characterised by their shape
- H10W76/15—Containers comprising an insulating or insulated base
- H10W76/157—Containers comprising an insulating or insulated base having interconnections parallel to the insulating or insulated base
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W40/00—Arrangements for thermal protection or thermal control
- H10W40/20—Arrangements for cooling
- H10W40/25—Arrangements for cooling characterised by their materials
- H10W40/258—Metallic materials
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
- H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
- H10W70/67—Insulating or insulated package substrates; Interposers; Redistribution layers characterised by their insulating layers or insulating parts
- H10W70/68—Shapes or dispositions thereof
- H10W70/6875—Shapes or dispositions thereof being on a metallic substrate, e.g. insulated metal substrates [IMS]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
- H10W72/551—Materials of bond wires
- H10W72/552—Materials of bond wires comprising metals or metalloids, e.g. silver
- H10W72/5522—Materials of bond wires comprising metals or metalloids, e.g. silver comprising gold [Au]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/731—Package configurations characterised by the relative positions of pads or connectors relative to package parts of die-attach connectors
- H10W90/737—Package configurations characterised by the relative positions of pads or connectors relative to package parts of die-attach connectors between a chip and a laterally-adjacent lead frame, conducting package substrate or heat sink
Landscapes
- Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体パッケージに係り、特に周辺回路が
バターニング形成された誘電体基板を半導体チップと共
に搭載するパッケージの構造に関するものである。
バターニング形成された誘電体基板を半導体チップと共
に搭載するパッケージの構造に関するものである。
従来の半導体装置の構造を第５Ａ図及び第５Ｂ図に示す
、 Ｃｕからなるパッケージベース（１）上には、その
中央部に上方に向かって隆起した矩形状の隆起部（１ａ
）が形成され、さらにこの隆起部（１ａ）の中心線上に
は隆起部（ｌａ）を縦断して隆起したチップマウント部
（１ｂ）が形成されている。
、 Ｃｕからなるパッケージベース（１）上には、その
中央部に上方に向かって隆起した矩形状の隆起部（１ａ
）が形成され、さらにこの隆起部（１ａ）の中心線上に
は隆起部（ｌａ）を縦断して隆起したチップマウント部
（１ｂ）が形成されている。
そして、チップマウント部（１ｂ）上に半導体チップ（
８）がハンダ付けされる一方、チップマウント部（１ｂ
）により量分された隆起部（１ａ）の上面上にそれぞれ
誘電体基板割れ防止板（５）がハンダ付けされ、これら
誘電体基板割れ防止板（５）の上に誘電体基板く６）が
ハンダ付けされている。誘電体基板割れ防止板（５）は
、温度変化に際し、パッケージベース（１）と誘電体基
板（６）との熱膨張率の差に起因する応力が誘電体基板
（６）に集中するのを防止するためのものであり、パッ
ケージベース（１）と誘電体基板（６）の各熱膨張係数
の間の大きさの熱膨張係数を有している。各誘電体基板
（６）の上には整合回路やバイアス回路等の周界回路（
６ａ）がバターニング形成されており、半導体チップ（
８）の電極とこれら周辺回路（６ａ）とが金等の接続ワ
イヤ（９）により接続されている。さらに、これら周辺
回路（６ａ）はこの半導体装置から外ブノに延出して設
けられているリード（７）にそれぞれ接続ワイヤ（９）
により接続されている。
８）がハンダ付けされる一方、チップマウント部（１ｂ
）により量分された隆起部（１ａ）の上面上にそれぞれ
誘電体基板割れ防止板（５）がハンダ付けされ、これら
誘電体基板割れ防止板（５）の上に誘電体基板く６）が
ハンダ付けされている。誘電体基板割れ防止板（５）は
、温度変化に際し、パッケージベース（１）と誘電体基
板（６）との熱膨張率の差に起因する応力が誘電体基板
（６）に集中するのを防止するためのものであり、パッ
ケージベース（１）と誘電体基板（６）の各熱膨張係数
の間の大きさの熱膨張係数を有している。各誘電体基板
（６）の上には整合回路やバイアス回路等の周界回路（
６ａ）がバターニング形成されており、半導体チップ（
８）の電極とこれら周辺回路（６ａ）とが金等の接続ワ
イヤ（９）により接続されている。さらに、これら周辺
回路（６ａ）はこの半導体装置から外ブノに延出して設
けられているリード（７）にそれぞれ接続ワイヤ（９）
により接続されている。
パッケージベース（１）」−には、隆起部（１ａ）を囲
むように環状のパッケージフレーム（２）がろう付けさ
れている。ただし、リード（７）を外部に延出する箇所
では、パッケージベース（１，）上にベースセラミック
（３）がろう付けされ、このベースセラミック（３）上
にリード（７）が設けられると共に、ベースセラミック
（３）の上にトップセラミック（４）がろう付けされ、
このトップセラミックく４）上にパッケージフレーム〈
２）がろう付けされζいるや また、パッケージフレーム（２）の上部にはキャップく
１０）がハンダ付けされており、このキャップ（１０）
、パッケージベース（１）及びパッケージフレーム（２
）等によりキャビティ（Ａ）が形成され、このキャビテ
ィ（Ａ）内に半導体チップ（８）及び誘電体基板（６）
等が密封されている。
むように環状のパッケージフレーム（２）がろう付けさ
れている。ただし、リード（７）を外部に延出する箇所
では、パッケージベース（１，）上にベースセラミック
（３）がろう付けされ、このベースセラミック（３）上
にリード（７）が設けられると共に、ベースセラミック
（３）の上にトップセラミック（４）がろう付けされ、
このトップセラミックく４）上にパッケージフレーム〈
２）がろう付けされζいるや また、パッケージフレーム（２）の上部にはキャップく
１０）がハンダ付けされており、このキャップ（１０）
、パッケージベース（１）及びパッケージフレーム（２
）等によりキャビティ（Ａ）が形成され、このキャビテ
ィ（Ａ）内に半導体チップ（８）及び誘電体基板（６）
等が密封されている。
しかしながら、上述したようにパッケージベース（１）
にはチップマウント部（１ｂ）が形成され、このチップ
マウント部（１ｂ）上に半導体チップ（８）が搭載され
るので、半導体チップ〈８）を搭載する位置及び誘電体
基板の設置位置がパッケージベース（１）によって特定
されてしまう、すなわち、半導体チップ（８）の品種あ
るいは半導体装置の使用目的によってはパッケージベー
スく１）を異なったものに変えなければならず、半導体
パッケージとしての汎用性が劣るという問題があった。
にはチップマウント部（１ｂ）が形成され、このチップ
マウント部（１ｂ）上に半導体チップ（８）が搭載され
るので、半導体チップ〈８）を搭載する位置及び誘電体
基板の設置位置がパッケージベース（１）によって特定
されてしまう、すなわち、半導体チップ（８）の品種あ
るいは半導体装置の使用目的によってはパッケージベー
スく１）を異なったものに変えなければならず、半導体
パッケージとしての汎用性が劣るという問題があった。
また、パッケージベース（１）の形状が複雑なため、高
い機械的寸法精度が要求され、〒導体パッケージの製造
コストが高くなるという問題もあった。
い機械的寸法精度が要求され、〒導体パッケージの製造
コストが高くなるという問題もあった。
この発明はこのような問題点を解消するためになされた
もので、汎用性に優れると共に製造コストの低減を図る
ことのできる半導体パッケージを提供することを目的と
する。
もので、汎用性に優れると共に製造コストの低減を図る
ことのできる半導体パッケージを提供することを目的と
する。
この発明に係る半導体パッケージは、半導体チップ及び
誘電体基板を収容するキャビティを有すると共にこのキ
ャビティ内に半導体チップ及び誘電体基板を共に搭載す
るための一平坦面が形成されたものである。
誘電体基板を収容するキャビティを有すると共にこのキ
ャビティ内に半導体チップ及び誘電体基板を共に搭載す
るための一平坦面が形成されたものである。
この発明においては、半導体チップと誘電体基板とがキ
ャビティ内に形成された共通の平坦面上に搭載される。
ャビティ内に形成された共通の平坦面上に搭載される。
以下、この発明の実施例を添付図面に基づいて説明する
。
。
第１Ａ図は本発明の第１の実施例に係る半導体パッケー
ジのキャップ装着前の平面図、第１Ｂ図はキャップ装着
後の第１Ａ図の１−１＆ｔ［ｔｌｒ面図である。 Ｃｕ
からなるパッケージベース〈１１）の上面には、その中
央部に上方に向かって隆起した矩形状の隆起部（ｌｌａ
）が形成され、この隆起部＜１ｌａ）の上面が半導体チ
ップ〈８）及び誘電体基板（６）を搭載するための平坦
面（ｌｉｅ）を形成している。
ジのキャップ装着前の平面図、第１Ｂ図はキャップ装着
後の第１Ａ図の１−１＆ｔ［ｔｌｒ面図である。 Ｃｕ
からなるパッケージベース〈１１）の上面には、その中
央部に上方に向かって隆起した矩形状の隆起部（ｌｌａ
）が形成され、この隆起部＜１ｌａ）の上面が半導体チ
ップ〈８）及び誘電体基板（６）を搭載するための平坦
面（ｌｉｅ）を形成している。
また、パッケージベース（１１）上には、隆起部（ｌｌ
ａ）を囲むように環状のパッケージフレーム（２）が固
定されている。ただし、リード（７）を外部に延出する
箇所では、パッケージベース（１１）上に角柱形状のベ
ースセラミック（３）が設けられている。このベースセ
ラミックく３）上には導電パターン（３ａ）が形成され
ており、この導電パターン（３ａ）にリードく７）の一
端が固定されている。
ａ）を囲むように環状のパッケージフレーム（２）が固
定されている。ただし、リード（７）を外部に延出する
箇所では、パッケージベース（１１）上に角柱形状のベ
ースセラミック（３）が設けられている。このベースセ
ラミックく３）上には導電パターン（３ａ）が形成され
ており、この導電パターン（３ａ）にリードく７）の一
端が固定されている。
ベースセラミックく３）の上にはｌ・ツブセラミック（
４）が設けられ、このトップセラミック（４）上にパッ
ケージフレーム（２）が固定されている。これらパッケ
ージベース（１１）、パッケージフレーム（２）、ベー
スセラミック（３）、トップセラミック（４）及びリー
ド（７）は互いに例えばΔｇろう付けにより固定されて
いる。さらに、パッケージフレーム（２）の上部にキャ
ップ（１０）がハンダ付けあるいは溶接によって固定さ
れており、このキャップく１０）とパッケージベース（
１１）及びパッケージフレーム（２）等により密閉され
たキャビティ（Ｂ）が形成される。
４）が設けられ、このトップセラミック（４）上にパッ
ケージフレーム（２）が固定されている。これらパッケ
ージベース（１１）、パッケージフレーム（２）、ベー
スセラミック（３）、トップセラミック（４）及びリー
ド（７）は互いに例えばΔｇろう付けにより固定されて
いる。さらに、パッケージフレーム（２）の上部にキャ
ップ（１０）がハンダ付けあるいは溶接によって固定さ
れており、このキャップく１０）とパッケージベース（
１１）及びパッケージフレーム（２）等により密閉され
たキャビティ（Ｂ）が形成される。
キャビティ（Ｂ）内に位置するパッケージベース（１１
）の平坦面（ｌｉｅ）上には、第１Ｃ図に示すようにそ
の中心部に矩形状の開口部（１５ｍ＞を備えた誘電体基
板割れ防止板（１５）がハンダ付けされている。この誘
電体基板割れ防止板（１５）はパッケージベース（１１
）を形成するＣｕと誘電体基板（６）の材料となる例え
ばアルミナとの中間的な熱膨張係数を有する、コバール
あるいはモリブデン等から形成され、温度変動時にパッ
ケージベース（１１）と誘電体基板（６）との間に応力
が集中して誘電体基板（６）が割れるのを防止する。そ
して、開口部（１５ａ）をはさんで誘電体基板割れ防止
板（１５）上に二つの誘電体基板（６）がハンダ付けさ
れている。各誘電体基板（６）はアルミナから形成され
ると共にその上には整合回路やバイアス回路等の周辺回
路（６ａ）がバターニング形成されている。また、誘電
体基板割れ防止板（１５）の開口部（１５ｍ）内で且つ
パッケージベース（１１）の平坦面（ｌｌｃ）上にＣｕ
からなるチップキャリア（１８）がハンダ付けあるいは
導電性接着剤により固定されており、このチップキャリ
ア（１８）の上面上に半導体チップ（８）がハンダ付け
されている。
）の平坦面（ｌｉｅ）上には、第１Ｃ図に示すようにそ
の中心部に矩形状の開口部（１５ｍ＞を備えた誘電体基
板割れ防止板（１５）がハンダ付けされている。この誘
電体基板割れ防止板（１５）はパッケージベース（１１
）を形成するＣｕと誘電体基板（６）の材料となる例え
ばアルミナとの中間的な熱膨張係数を有する、コバール
あるいはモリブデン等から形成され、温度変動時にパッ
ケージベース（１１）と誘電体基板（６）との間に応力
が集中して誘電体基板（６）が割れるのを防止する。そ
して、開口部（１５ａ）をはさんで誘電体基板割れ防止
板（１５）上に二つの誘電体基板（６）がハンダ付けさ
れている。各誘電体基板（６）はアルミナから形成され
ると共にその上には整合回路やバイアス回路等の周辺回
路（６ａ）がバターニング形成されている。また、誘電
体基板割れ防止板（１５）の開口部（１５ｍ）内で且つ
パッケージベース（１１）の平坦面（ｌｌｃ）上にＣｕ
からなるチップキャリア（１８）がハンダ付けあるいは
導電性接着剤により固定されており、このチップキャリ
ア（１８）の上面上に半導体チップ（８）がハンダ付け
されている。
さらに、半導体チップ（８）の上面に設けられている電
極と誘電体基板（６）上に形成されている周辺回路（６
ａ）とが金等の接続ワイヤ（９）により接続されている
。また、周辺回路（６ａ）とベースセラミック（３）の
上面に形成されている導電パターン（３ａ） とが接続
ワイヤ（９）により接続されており、これにより周辺回
路（６ａ）は導電パターン（３ｍ）を介してリード（７
）に電気的に接続されている。
極と誘電体基板（６）上に形成されている周辺回路（６
ａ）とが金等の接続ワイヤ（９）により接続されている
。また、周辺回路（６ａ）とベースセラミック（３）の
上面に形成されている導電パターン（３ａ） とが接続
ワイヤ（９）により接続されており、これにより周辺回
路（６ａ）は導電パターン（３ｍ）を介してリード（７
）に電気的に接続されている。
尚、第１Ａ図及び第１Ｂ図に示した半導体装置はトラン
ジスタを構成しており、半導体チップ（８）の裏面電極
がチップキャリア（１８）を介してパッケージベース（
１１）に電気的に接続されている。
ジスタを構成しており、半導体チップ（８）の裏面電極
がチップキャリア（１８）を介してパッケージベース（
１１）に電気的に接続されている。
以上のような構成とすることにより、誘電体基板割れ防
止板（１５）に設ける開口部（１５ａ）の位置を変える
だけで、半導体チップ（８）の設置位置をパッケージベ
ース（１１）の平坦面（ｌｉｅ）内で自由に設定するこ
とができる。すなわち、半導体チップ（８）の品種や半
導体装置の使用目的に広く適応し得る半導体パッケージ
が得られる。
止板（１５）に設ける開口部（１５ａ）の位置を変える
だけで、半導体チップ（８）の設置位置をパッケージベ
ース（１１）の平坦面（ｌｉｅ）内で自由に設定するこ
とができる。すなわち、半導体チップ（８）の品種や半
導体装置の使用目的に広く適応し得る半導体パッケージ
が得られる。
また、パッケージベース（１１）及びチップキャリア（
１８）が高い熱伝導率を有するＣｕから形成されている
ので、放熱性の優れた半導体装置が形成される。尚、こ
れらパッケージベース（１１）及びチップキャリア（１
８）をＣｕ以外の高熱伝導率材料から形成してもよいこ
とは言うまでもない。
１８）が高い熱伝導率を有するＣｕから形成されている
ので、放熱性の優れた半導体装置が形成される。尚、こ
れらパッケージベース（１１）及びチップキャリア（１
８）をＣｕ以外の高熱伝導率材料から形成してもよいこ
とは言うまでもない。
さらに、半導体チップ（８）を搭載する箇所のパッケー
ジベース（１１）の形状が簡単化されているので、パッ
ケージベース（１１）の加工精度等の製造条件が緩和さ
れ、半導体パッケージの製造が容易になると共に製造コ
ス、トが低減される。また、誘電体基板割れ防止板（１
５）を−枚で構成しているため、製造工程の簡単化もな
される。
ジベース（１１）の形状が簡単化されているので、パッ
ケージベース（１１）の加工精度等の製造条件が緩和さ
れ、半導体パッケージの製造が容易になると共に製造コ
ス、トが低減される。また、誘電体基板割れ防止板（１
５）を−枚で構成しているため、製造工程の簡単化もな
される。
この発明の第２の実施例を第２Ａ図及び第２Ｂ図に示す
、この実施例では、パッケージベース（２１）がその中
央に隆起部を備えておらず、平坦面（２１ｃ）のみがキ
ャビティ（Ｃ）を臨んでいる。
、この実施例では、パッケージベース（２１）がその中
央に隆起部を備えておらず、平坦面（２１ｃ）のみがキ
ャビティ（Ｃ）を臨んでいる。
そして、この平坦面（２１ｃ）上に第１の実施例と同様
にチップキャリア（１８）及び誘電体基板割れ防止板（
１５）を介してそれぞれ半導体チップく８）及び誘電体
基板（６）が搭載されている。このような構成とすれば
、パッケージベース（２１）の形状がさらに簡単化され
るので、半導体パッケージの製造がなお一層容易になる
と共に製造コストの低減化がなされる。
にチップキャリア（１８）及び誘電体基板割れ防止板（
１５）を介してそれぞれ半導体チップく８）及び誘電体
基板（６）が搭載されている。このような構成とすれば
、パッケージベース（２１）の形状がさらに簡単化され
るので、半導体パッケージの製造がなお一層容易になる
と共に製造コストの低減化がなされる。
さらに、このパッケージベース（２１）上に二つの半導
体チップ（８）を搭載した第３実施例を第３Ａ図及び第
３Ｂ図に示す、この場合、第３Ｃ図に示すように二つの
開口部（３５ａ）を備えた誘電体基板割れ防止板（３５
）をパッケージベース（２１）の平坦面（２１ｃ）上に
固定し、各開口部（３５ａ）内にそれぞれチップキャリ
ア（１８）及び半導体チップ（８）を配置する。また、
誘電体基板割れ防止板（３５）上には開口部（３５ａ）
をはさんで三枚の誘電体基板（６）が設けられている。
体チップ（８）を搭載した第３実施例を第３Ａ図及び第
３Ｂ図に示す、この場合、第３Ｃ図に示すように二つの
開口部（３５ａ）を備えた誘電体基板割れ防止板（３５
）をパッケージベース（２１）の平坦面（２１ｃ）上に
固定し、各開口部（３５ａ）内にそれぞれチップキャリ
ア（１８）及び半導体チップ（８）を配置する。また、
誘電体基板割れ防止板（３５）上には開口部（３５ａ）
をはさんで三枚の誘電体基板（６）が設けられている。
そして、それぞれ半導体チップ（８）の電極とこれに隣
接する誘電体基板（６）の周辺回路（６ａ）とが接続ワ
イヤ（９）により電気的に接続されている。
接する誘電体基板（６）の周辺回路（６ａ）とが接続ワ
イヤ（９）により電気的に接続されている。
このように、誘電体基板割れ防止板く３５）を変えるだ
けで、容易に複数の半導体チップ（８）を搭載させるこ
とができる。また、同様にして三つ以」二の半導体チッ
プ（８）を搭載することもできる。
けで、容易に複数の半導体チップ（８）を搭載させるこ
とができる。また、同様にして三つ以」二の半導体チッ
プ（８）を搭載することもできる。
この発明の第４実施例を第４Ａ図及び第４Ｂ図に示す、
この実施例では、パッケージベースく２１）の平坦面（
２１，ｃ）上に第４Ｃ図に示すような開［−］部のない
板状の誘電体基板割れ防止板（４５）が固定されている
。この誘電体基板割れ防止板（４５）上の適宜箇所に二
つの半導体チップ（４８）が搭載されると共に各半導体
チップ（４８）をはさむように三つの誘電体基板（６）
が配置されている。各半導体チップ（４８）は小信号半
導体チップあるいは低消費電力半導体チップであり、駆
動時に大きな熱量を発するものではない。
この実施例では、パッケージベースく２１）の平坦面（
２１，ｃ）上に第４Ｃ図に示すような開［−］部のない
板状の誘電体基板割れ防止板（４５）が固定されている
。この誘電体基板割れ防止板（４５）上の適宜箇所に二
つの半導体チップ（４８）が搭載されると共に各半導体
チップ（４８）をはさむように三つの誘電体基板（６）
が配置されている。各半導体チップ（４８）は小信号半
導体チップあるいは低消費電力半導体チップであり、駆
動時に大きな熱量を発するものではない。
このように低熱抵抗が要求されない半導体チップ（４８
）を搭載する場合には、チップキャリアく１８）を用い
ず、誘電体基板割れ防止板（４５）の上に直接半導体チ
ップ（４８）を接合することができる。その結果、半導
体チップ（４８）及び誘電体基板（６）の配置がさらに
自由となり、半導体パッケージの汎用性が著しく向上す
る。また、パッケージベース（２１）及び誘電体基板割
れ防止板（４５）の構造が簡単なため、製造コストが大
きく低減される。さらに、チップキャリアが不要である
ので、部品点数の削減がなされる。尚、この第４実施例
のように開口部のない誘電体基板割れ防止板（４５）を
用いて、三つ以上の半導体チップ（４８）を搭載し得る
ことは言うまでもない。
）を搭載する場合には、チップキャリアく１８）を用い
ず、誘電体基板割れ防止板（４５）の上に直接半導体チ
ップ（４８）を接合することができる。その結果、半導
体チップ（４８）及び誘電体基板（６）の配置がさらに
自由となり、半導体パッケージの汎用性が著しく向上す
る。また、パッケージベース（２１）及び誘電体基板割
れ防止板（４５）の構造が簡単なため、製造コストが大
きく低減される。さらに、チップキャリアが不要である
ので、部品点数の削減がなされる。尚、この第４実施例
のように開口部のない誘電体基板割れ防止板（４５）を
用いて、三つ以上の半導体チップ（４８）を搭載し得る
ことは言うまでもない。
以上説明したようにこの発明においては、半導体チップ
及び誘電体基板を収容するＡヤビティを有すると共にこ
のキャビティ内に半導体チップ及び誘電体基板を共に搭
載するための一平川面が形成されているので、半導体チ
ップの設置位置を自由に設定することができ、半導体パ
ッケージとしての汎用性が向上する一方、製造コストが
低減される。
及び誘電体基板を収容するＡヤビティを有すると共にこ
のキャビティ内に半導体チップ及び誘電体基板を共に搭
載するための一平川面が形成されているので、半導体チ
ップの設置位置を自由に設定することができ、半導体パ
ッケージとしての汎用性が向上する一方、製造コストが
低減される。
第１Ａ図は本発明の第１実施例に係る半導体パッケージ
のキャップ装着前の平面図、第１Ｂ図はキャップ装着後
の第１Ａ図の■−１線断面図、第１Ｃ図は第１実施例で
用いられた誘電体基板割れ防止板の平面図、第２Ａ図は
第２実施例に係る半導体パッケージのキャップ装着前の
平面図、第２Ｂ図はキャップ装着後の第２Ａ図のｔｉ−
ｎ線断面図、第３Ａ図は第３実施例に係る半導体パッケ
ージのキャップ装着前の平面図、第３Ｂ図はキャップ装
着後の第３Ａ図の＋ｕ−ｍ線断面図、第３Ｃ図は第３実
施例で用いられた誘電体基板割れ防止板の平面図、第４
Ａ図は第４実施例に係る半導体パッケージのキャップ装
着前の平面図、第４Ｂ図はキャップ装着後の第４Ａ図の
ｒＶ−１ｔ’線断面図、第４Ｃ図は第４実施例で用いら
れた誘電体基板割れ防止板の平面図、第５Ａ図は従来の
半導体パッケージのキャップ装着前の平面図、第５Ｂ図
はキャップ装着後の第５Ａ図の■−Ｖ線断面図である。 図において、く６）は誘電体基板、（６ａ〉は周辺回路
、（８）及び（４８）は半導体チップ、（］１）及び（
２１）はパッケージベース、（ｌｌｃ）及び（２１，ｅ
）は平坦面、（Ｂ）及び（Ｃ）はキャビティである。 なお、各図中同一符号は同一または相当部分を示す。
のキャップ装着前の平面図、第１Ｂ図はキャップ装着後
の第１Ａ図の■−１線断面図、第１Ｃ図は第１実施例で
用いられた誘電体基板割れ防止板の平面図、第２Ａ図は
第２実施例に係る半導体パッケージのキャップ装着前の
平面図、第２Ｂ図はキャップ装着後の第２Ａ図のｔｉ−
ｎ線断面図、第３Ａ図は第３実施例に係る半導体パッケ
ージのキャップ装着前の平面図、第３Ｂ図はキャップ装
着後の第３Ａ図の＋ｕ−ｍ線断面図、第３Ｃ図は第３実
施例で用いられた誘電体基板割れ防止板の平面図、第４
Ａ図は第４実施例に係る半導体パッケージのキャップ装
着前の平面図、第４Ｂ図はキャップ装着後の第４Ａ図の
ｒＶ−１ｔ’線断面図、第４Ｃ図は第４実施例で用いら
れた誘電体基板割れ防止板の平面図、第５Ａ図は従来の
半導体パッケージのキャップ装着前の平面図、第５Ｂ図
はキャップ装着後の第５Ａ図の■−Ｖ線断面図である。 図において、く６）は誘電体基板、（６ａ〉は周辺回路
、（８）及び（４８）は半導体チップ、（］１）及び（
２１）はパッケージベース、（ｌｌｃ）及び（２１，ｅ
）は平坦面、（Ｂ）及び（Ｃ）はキャビティである。 なお、各図中同一符号は同一または相当部分を示す。
Claims (1)
- 半導体チップと周辺回路が形成された誘電体基板とを搭
載する半導体パッケージであって、前記半導体チップ及
び前記誘電体基板を収容するキャビティを有すると共に
前記キャビティ内に前記半導体チップ及び前記誘電体基
板を共に搭載するための一平坦面が形成されていること
を特徴とする半導体パッケージ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1065663A JPH0770641B2 (ja) | 1989-03-17 | 1989-03-17 | 半導体パッケージ |
| US07/388,075 US4985753A (en) | 1989-03-17 | 1989-08-01 | Semiconductor package |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1065663A JPH0770641B2 (ja) | 1989-03-17 | 1989-03-17 | 半導体パッケージ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02244711A true JPH02244711A (ja) | 1990-09-28 |
| JPH0770641B2 JPH0770641B2 (ja) | 1995-07-31 |
Family
ID=13293457
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1065663A Expired - Lifetime JPH0770641B2 (ja) | 1989-03-17 | 1989-03-17 | 半導体パッケージ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4985753A (ja) |
| JP (1) | JPH0770641B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008311527A (ja) * | 2007-06-15 | 2008-12-25 | Oki Electric Ind Co Ltd | 高周波半導体回路 |
| JP2010153925A (ja) * | 2010-04-02 | 2010-07-08 | Toshiba Corp | 半導体装置 |
| JP2011181897A (ja) * | 2010-02-03 | 2011-09-15 | Toshiba Corp | 半導体素子収納用パッケージ及びそれを用いた半導体装置 |
| JP2012039159A (ja) * | 2011-11-21 | 2012-02-23 | Toshiba Corp | 半導体装置 |
| JP2012039160A (ja) * | 2011-11-21 | 2012-02-23 | Toshiba Corp | 半導体装置 |
| JP2020074498A (ja) * | 2018-05-10 | 2020-05-14 | 三菱電機株式会社 | 半導体装置 |
Families Citing this family (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0732208B2 (ja) * | 1989-10-31 | 1995-04-10 | 三菱電機株式会社 | 半導体装置 |
| US5214498A (en) * | 1990-02-26 | 1993-05-25 | Raytheon Company | MMIC package and connector |
| US5231305A (en) * | 1990-03-19 | 1993-07-27 | Texas Instruments Incorporated | Ceramic bonding bridge |
| US5175611A (en) * | 1990-06-22 | 1992-12-29 | Watkins-Johnson Company | Microwave integrated circuit package to eliminate alumina substrate cracking |
| JPH04183001A (ja) * | 1990-11-16 | 1992-06-30 | Mitsubishi Electric Corp | マイクロ波ｉｃ用パッケージ |
| US5091769A (en) * | 1991-03-27 | 1992-02-25 | Eichelberger Charles W | Configuration for testing and burn-in of integrated circuit chips |
| US5149662A (en) * | 1991-03-27 | 1992-09-22 | Integrated System Assemblies Corporation | Methods for testing and burn-in of integrated circuit chips |
| JPH06244231A (ja) * | 1993-02-01 | 1994-09-02 | Motorola Inc | 気密半導体デバイスおよびその製造方法 |
| US6172412B1 (en) | 1993-10-08 | 2001-01-09 | Stratedge Corporation | High frequency microelectronics package |
| JP2938344B2 (ja) * | 1994-05-15 | 1999-08-23 | 株式会社東芝 | 半導体装置 |
| US5917236A (en) * | 1995-12-08 | 1999-06-29 | Hewlett-Packard Company | Packaging system for field effects transistors |
| US5945735A (en) * | 1997-01-31 | 1999-08-31 | International Business Machines Corporation | Hermetic sealing of a substrate of high thermal conductivity using an interposer of low thermal conductivity |
| US6037193A (en) * | 1997-01-31 | 2000-03-14 | International Business Machines Corporation | Hermetic sealing of a substrate of high thermal conductivity using an interposer of low thermal conductivity |
| US5990418A (en) * | 1997-07-29 | 1999-11-23 | International Business Machines Corporation | Hermetic CBGA/CCGA structure with thermal paste cooling |
| US6703703B2 (en) * | 2000-01-12 | 2004-03-09 | International Rectifier Corporation | Low cost power semiconductor module without substrate |
| US6858870B2 (en) * | 2003-06-10 | 2005-02-22 | Galaxy Pcb Co., Ltd. | Multi-chip light emitting diode package |
| US20070175660A1 (en) * | 2006-01-27 | 2007-08-02 | Yeung Betty H | Warpage-reducing packaging design |
| US9728868B1 (en) * | 2010-05-05 | 2017-08-08 | Cree Fayetteville, Inc. | Apparatus having self healing liquid phase power connects and method thereof |
| JP5709427B2 (ja) * | 2010-07-28 | 2015-04-30 | 京セラ株式会社 | 素子収納用パッケージおよびこれを備えた半導体装置 |
| US8471382B2 (en) * | 2010-11-18 | 2013-06-25 | Kabushiki Kaisha Toshiba | Package and high frequency terminal structure for the same |
| WO2017201260A1 (en) * | 2016-05-20 | 2017-11-23 | Materion Corporation | Copper flanged air cavity packages for high frequency devices |
| CN110140205B (zh) * | 2016-12-29 | 2023-08-25 | 三菱电机株式会社 | 半导体装置 |
| US11315842B2 (en) * | 2018-01-22 | 2022-04-26 | Mitsubishi Electric Corporation | Semiconductor package |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6079751A (ja) * | 1983-10-05 | 1985-05-07 | Nec Corp | マイクロ波半導体装置用パツケ−ジ |
| JPH01164052A (ja) * | 1987-12-21 | 1989-06-28 | Sumitomo Electric Ind Ltd | マイクロ波パツケージ |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3936864A (en) * | 1973-05-18 | 1976-02-03 | Raytheon Company | Microwave transistor package |
| US3946428A (en) * | 1973-09-19 | 1976-03-23 | Nippon Electric Company, Limited | Encapsulation package for a semiconductor element |
| US4259684A (en) * | 1978-10-13 | 1981-03-31 | The Secretary Of State For Defence In Her Britannic Majesty's Government Of The United Kingdom Of Great Britain And Northern Ireland | Packages for microwave integrated circuits |
| US4713141A (en) * | 1986-09-22 | 1987-12-15 | Intel Corporation | Anisotropic plasma etching of tungsten |
-
1989
- 1989-03-17 JP JP1065663A patent/JPH0770641B2/ja not_active Expired - Lifetime
- 1989-08-01 US US07/388,075 patent/US4985753A/en not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6079751A (ja) * | 1983-10-05 | 1985-05-07 | Nec Corp | マイクロ波半導体装置用パツケ−ジ |
| JPH01164052A (ja) * | 1987-12-21 | 1989-06-28 | Sumitomo Electric Ind Ltd | マイクロ波パツケージ |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008311527A (ja) * | 2007-06-15 | 2008-12-25 | Oki Electric Ind Co Ltd | 高周波半導体回路 |
| JP2011181897A (ja) * | 2010-02-03 | 2011-09-15 | Toshiba Corp | 半導体素子収納用パッケージ及びそれを用いた半導体装置 |
| JP2010153925A (ja) * | 2010-04-02 | 2010-07-08 | Toshiba Corp | 半導体装置 |
| JP2012039159A (ja) * | 2011-11-21 | 2012-02-23 | Toshiba Corp | 半導体装置 |
| JP2012039160A (ja) * | 2011-11-21 | 2012-02-23 | Toshiba Corp | 半導体装置 |
| JP2020074498A (ja) * | 2018-05-10 | 2020-05-14 | 三菱電機株式会社 | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US4985753A (en) | 1991-01-15 |
| JPH0770641B2 (ja) | 1995-07-31 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0770641B2 (ja) | 半導体パッケージ | |
| US6096576A (en) | Method of producing an electrical interface to an integrated circuit device having high density I/O count | |
| US6331221B1 (en) | Process for providing electrical connection between a semiconductor die and a semiconductor die receiving member | |
| US11121099B2 (en) | Semiconductor device | |
| JPS6128219B2 (ja) | ||
| JP2728322B2 (ja) | 半導体装置 | |
| KR100843734B1 (ko) | 반도체 전력용 모듈 및 그 제조방법 | |
| JPH0382060A (ja) | 半導体装置 | |
| JPH03195083A (ja) | 混成集積回路およびその製造方法 | |
| US5650665A (en) | Hybrid integrated circuit device including circuit patterns of different conductivity and circuit elements mounted on an insulating substrate | |
| JP3048707B2 (ja) | 混成集積回路 | |
| JP2816084B2 (ja) | 半田塗布方法、半導体装置の製造方法およびスキージ | |
| JP3466354B2 (ja) | 半導体装置 | |
| JPH03191554A (ja) | 半導体装置 | |
| JPH04144162A (ja) | 半導体装置 | |
| JPH03218060A (ja) | インバータ装置 | |
| JPH0514514Y2 (ja) | ||
| JPH04267361A (ja) | リードレスチップキャリア | |
| JP2570889B2 (ja) | Ｌｓｉ用ケース | |
| JP3441170B2 (ja) | 配線基板 | |
| JP3011502B2 (ja) | 混成集積回路 | |
| JPH04137739A (ja) | 混成集積回路 | |
| JPH05326814A (ja) | 電子回路素子搭載用リードフレーム | |
| JP3194300B2 (ja) | 半導体装置 | |
| JPH05211246A (ja) | リードレスチップキャリア型半導体装置 |