JPS636868A - メモリ装置 - Google Patents
メモリ装置Info
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- JPS636868A JPS636868A JP61150496A JP15049686A JPS636868A JP S636868 A JPS636868 A JP S636868A JP 61150496 A JP61150496 A JP 61150496A JP 15049686 A JP15049686 A JP 15049686A JP S636868 A JPS636868 A JP S636868A
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- capacitor
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- impurity region
- single crystal
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- Pending
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ダイナミックランダムアクセスメ七り （Ｄ
ＲＡＭ）に通用して好適な積み上げ型キャパシタを有す
るメモリ装置に関する。
ＲＡＭ）に通用して好適な積み上げ型キャパシタを有す
るメモリ装置に関する。
本発明は、ＤＲＡＭに通用して好適な積みＪ：＆デ型キ
ャパシタを有するメモリ装置であって、第１の単結晶半
導体領域に一方及び他方の不純物領域とチャンネル領域
とが形成されてなるスイッチングトランジスタと、一方
の不純物領域上に形成された第２の単結晶半導体領域に
キャパシタ下部電極が形成されてなるキャパシタとを有
するメモリ装置において、一方の不純物領域上に絶縁膜
を部分的に設け、この絶縁１１Ｑが設けられていない一
方の不純物領域上にのみ第２の単結晶半導体領域を形成
する様にしたことにより、キャパシタ下部’％１４の１
１１１積を拡大してキャパシタの容量を大きくし、キャ
パシタの最大蓄積電前置を増加させ、出力（ご号の信号
電圧対雑音電圧比を向−１させると共にラフ１−エラー
が発生しにくい様にしたものであ／′Ｉ。
ャパシタを有するメモリ装置であって、第１の単結晶半
導体領域に一方及び他方の不純物領域とチャンネル領域
とが形成されてなるスイッチングトランジスタと、一方
の不純物領域上に形成された第２の単結晶半導体領域に
キャパシタ下部電極が形成されてなるキャパシタとを有
するメモリ装置において、一方の不純物領域上に絶縁膜
を部分的に設け、この絶縁１１Ｑが設けられていない一
方の不純物領域上にのみ第２の単結晶半導体領域を形成
する様にしたことにより、キャパシタ下部’％１４の１
１１１積を拡大してキャパシタの容量を大きくし、キャ
パシタの最大蓄積電前置を増加させ、出力（ご号の信号
電圧対雑音電圧比を向−１させると共にラフ１−エラー
が発生しにくい様にしたものであ／′Ｉ。
ＣｉＸ来の技術〕
従来、ＤＩ？八Ｎへ通用される禎み」°け型キャパシタ
ををするメモリ装置として第５図にその要部を示す様な
ものが提案され”ζいる。
ををするメモリ装置として第５図にその要部を示す様な
ものが提案され”ζいる。
このメモリ装置は、Ｐ型シリコン基板（１）上に形成さ
れたｎチャンネル絶縁ゲート型トランジスタ（以ド、ｎ
−ＭＯＳ）ランジスタという）からなるスイッチングト
ランジスタ（２）と、このスイッチングトランジスタ（
２）の一方のｎ型不純物領に３ｉ （３＋上に形成され
た積み上げ型キャパシタ（４）と、ワード線（５）と、
データ線（６）とから構成されている。
れたｎチャンネル絶縁ゲート型トランジスタ（以ド、ｎ
−ＭＯＳ）ランジスタという）からなるスイッチングト
ランジスタ（２）と、このスイッチングトランジスタ（
２）の一方のｎ型不純物領に３ｉ （３＋上に形成され
た積み上げ型キャパシタ（４）と、ワード線（５）と、
データ線（６）とから構成されている。
この場合、ｎ−ＭＯＳトランジスタからなるスイッチン
グトランジスタ（２）は、Ｐ型シリニ２ン基扱（１）の
表面領域が部分的に露出する様にこのＰ型シリコン基板
（１１の表面領域に５ｉ（ｈによる絶縁領域（７）を形
成し、この様にして露出させたＰ型シリコン基抛（１）
の露出面（１ａ）と絶縁領域（７）の表面とからなるー
」：向上にＰ型シリコン基板（１）の露出面（ｌａ）の
シリコン結晶を種結晶とし′ζ単結晶成長させた単結晶
シリコン層（８）を形成し、この単結晶シリコンｒ＠
（８１にこのスイッチングトランジスタ（２）のドレイ
ン領域及びソース領域をなす一方及び他方のｎ型不純物
領域（３）及び（９）を形成すると共に、このｎ型不純
物領域（３）及び（９）の間の単結晶シリコン屓（８ａ
）上にＳｉ３Ｎ：によるゲート絶縁１１Ｘ（１０）を介
し゛ζζ多結晶シロ３フ を形成する様にして構成されている。この場合、ゲート
電極（１１）をワード線（５）となす様にされ°ζいる
。
グトランジスタ（２）は、Ｐ型シリニ２ン基扱（１）の
表面領域が部分的に露出する様にこのＰ型シリコン基板
（１１の表面領域に５ｉ（ｈによる絶縁領域（７）を形
成し、この様にして露出させたＰ型シリコン基抛（１）
の露出面（１ａ）と絶縁領域（７）の表面とからなるー
」：向上にＰ型シリコン基板（１）の露出面（ｌａ）の
シリコン結晶を種結晶とし′ζ単結晶成長させた単結晶
シリコン層（８）を形成し、この単結晶シリコンｒ＠
（８１にこのスイッチングトランジスタ（２）のドレイ
ン領域及びソース領域をなす一方及び他方のｎ型不純物
領域（３）及び（９）を形成すると共に、このｎ型不純
物領域（３）及び（９）の間の単結晶シリコン屓（８ａ
）上にＳｉ３Ｎ：によるゲート絶縁１１Ｘ（１０）を介
し゛ζζ多結晶シロ３フ を形成する様にして構成されている。この場合、ゲート
電極（１１）をワード線（５）となす様にされ°ζいる
。
またキャパシタ（４）は、ゲート電極（１１）を５ｉｎ
２による絶縁膜（＋２）により被覆すると共にＰ型シリ
コン基板＋１１の絶縁領域（７）上に５ｉｎ２による素
子分離領域（１３）を形成し、このゲート電極（１１）
を被覆する絶縁膜（１２）と素子分用ｌ領域（１３）と
の間のｎ型不純ＩＩ）ｊ＋領領域３）上にキャパシタ（
４）の下部電極をなすｎ型不純物が拡散されてなる略台
形形状をしたキャパシタ下部電極用単結晶２９１７層（
１４）を形成すると共にこのキャパシタト部？（ｉ極用
単結晶シリコンＮ４（１４）の上面及び側面にキャパシ
タ（４）の誘電体ＩＨをなす５ｉ（ｈ ４ （ １５）
を形成し、更にこの５ｉ（ｈ ＩＱ （ １５）上にキ
ャパシタ（１）の−ヒ部電極をなすキャパシタ上部電極
用多結晶シリコン層（１６）を形成する様にして構成さ
れている。
２による絶縁膜（＋２）により被覆すると共にＰ型シリ
コン基板＋１１の絶縁領域（７）上に５ｉｎ２による素
子分離領域（１３）を形成し、このゲート電極（１１）
を被覆する絶縁膜（１２）と素子分用ｌ領域（１３）と
の間のｎ型不純ＩＩ）ｊ＋領領域３）上にキャパシタ（
４）の下部電極をなすｎ型不純物が拡散されてなる略台
形形状をしたキャパシタ下部電極用単結晶２９１７層（
１４）を形成すると共にこのキャパシタト部？（ｉ極用
単結晶シリコンＮ４（１４）の上面及び側面にキャパシ
タ（４）の誘電体ＩＨをなす５ｉ（ｈ ４ （ １５）
を形成し、更にこの５ｉ（ｈ ＩＱ （ １５）上にキ
ャパシタ（１）の−ヒ部電極をなすキャパシタ上部電極
用多結晶シリコン層（１６）を形成する様にして構成さ
れている。
またデータ線（６）は、キャパシタ上部電極をなす多結
晶シリコン１１４ （１６） Ｊ二に５ｉ０２による絶
縁層（１７）を形成し、この絶縁層（１７）上にアルミ
ニウム配線ｒ＠（６１を配する様にして形成されている
が、この場合、ｎ−ＭＯＳ）ランジスタ（２）の他方の
ｎ型不純物領域（９）上にｎ型不純物が拡散されたデー
タ線接続用単結晶シリコン層（１８）が形成されると共
に、このデータ線接続用単結晶シリコン層（１８）上の
絶縁ｒ＠（１７）に開口部（１７ａ）を設け、この開口
部（１７ａ）を通してデータ線を構成するアルミニウム
配線層（６）とデータ線接続用単結晶シリコンＶＡ（１
８）とが接続される様になされている。
晶シリコン１１４ （１６） Ｊ二に５ｉ０２による絶
縁層（１７）を形成し、この絶縁層（１７）上にアルミ
ニウム配線ｒ＠（６１を配する様にして形成されている
が、この場合、ｎ−ＭＯＳ）ランジスタ（２）の他方の
ｎ型不純物領域（９）上にｎ型不純物が拡散されたデー
タ線接続用単結晶シリコン層（１８）が形成されると共
に、このデータ線接続用単結晶シリコン層（１８）上の
絶縁ｒ＠（１７）に開口部（１７ａ）を設け、この開口
部（１７ａ）を通してデータ線を構成するアルミニウム
配線層（６）とデータ線接続用単結晶シリコンＶＡ（１
８）とが接続される様になされている。
斯る従来のメモリ装置においては、不純物領域（３）上
に略台形形状のキャパシタ用単結晶シリコンＭ（１４）
を形成する様になされているので、−定のキャパシタ電
極面積を確保することができ、微細化を図る場合にも、
このキャパシタ電極面積を確保することによって一定容
９のキャパシタ（４）を構成することができる。
に略台形形状のキャパシタ用単結晶シリコンＭ（１４）
を形成する様になされているので、−定のキャパシタ電
極面積を確保することができ、微細化を図る場合にも、
このキャパシタ電極面積を確保することによって一定容
９のキャパシタ（４）を構成することができる。
しかしながら、斯る従来のメモリ装置においては、微細
化に際し、−定容量のキャパシタ（４）を構成すること
ができる様になされてはいるが、このメモリ装置におい
てはキャバシタート部電極用単結晶シリコン！（１４）
の表面利用効率が低く、このためキャパシタ（４）の容
量が小さく、最大蓄積電荷量が少ないため、出力信号の
信号電圧対雑音電圧比が良くないと共にアルファ線によ
る擾乱を受け、ソフトエラーが発生し易いという不都合
があった。
化に際し、−定容量のキャパシタ（４）を構成すること
ができる様になされてはいるが、このメモリ装置におい
てはキャバシタート部電極用単結晶シリコン！（１４）
の表面利用効率が低く、このためキャパシタ（４）の容
量が小さく、最大蓄積電荷量が少ないため、出力信号の
信号電圧対雑音電圧比が良くないと共にアルファ線によ
る擾乱を受け、ソフトエラーが発生し易いという不都合
があった。
本発明は、斯る点に鑑み、出力信号の信号電圧対雑音電
圧比を向上させると共にソフトエラーが発生しにくい様
にしたメモリ装置を提供するごとを目的とする。
圧比を向上させると共にソフトエラーが発生しにくい様
にしたメモリ装置を提供するごとを目的とする。
本発明は、例えば第１図及び第２図にボず様に、第１の
単結晶半導体ｆｊ４域（８）に−力及び他方の不純物領
域（３）及び（９）とチャンネル領域（８ｄ） とが形
成されてなるスイッチングトランジスタ（２）と、一方
の不純物領域（３）上に形成された第２の単結晶半導体
領域（２０ａ ） （２０ｂ ）にキャパシタ下部電
極が形成されてなるキャパシタ（２２）とを有するメモ
り装置において、一方の不純物領域（３）上に絶縁膜（
２１）を設け、この絶縁膜（２１）が設けられていない
一方の不純物領域（３）上にのみ第２の単結晶半導体領
域（２０ａ ） （２０ｂ ）を形成する様にしたも
のである。
単結晶半導体ｆｊ４域（８）に−力及び他方の不純物領
域（３）及び（９）とチャンネル領域（８ｄ） とが形
成されてなるスイッチングトランジスタ（２）と、一方
の不純物領域（３）上に形成された第２の単結晶半導体
領域（２０ａ ） （２０ｂ ）にキャパシタ下部電
極が形成されてなるキャパシタ（２２）とを有するメモ
り装置において、一方の不純物領域（３）上に絶縁膜（
２１）を設け、この絶縁膜（２１）が設けられていない
一方の不純物領域（３）上にのみ第２の単結晶半導体領
域（２０ａ ） （２０ｂ ）を形成する様にしたも
のである。
〔作用」
断る本発明に依れば、一方の不純物領域（３）上に第２
の単結晶半導体ＯｊＩ域（２０ａ ） （２０ｂ ）
を設け、この第２の単結晶半導体領域（２０ａ ）
（２０ｂ ）にキャパシタ下部電極を形成する様になさ
れているので、−定のキャパシタ本極面積を確保するこ
とができ、微細化する場合にも、このキャパシタ電極面
積を確保することによって一定容量のキャパシタ（２２
）を構成することができる。
の単結晶半導体ＯｊＩ域（２０ａ ） （２０ｂ ）
を設け、この第２の単結晶半導体領域（２０ａ ）
（２０ｂ ）にキャパシタ下部電極を形成する様になさ
れているので、−定のキャパシタ本極面積を確保するこ
とができ、微細化する場合にも、このキャパシタ電極面
積を確保することによって一定容量のキャパシタ（２２
）を構成することができる。
この場合、本発明に依れば、一方の不純物領域（３）上
に絶縁膜（２１）を部分的に設け、この絶縁膜（２１）
が設けられていない一方の不純物領域（３）にのみ第２
の単結晶半導体領域（２０ａ ） （２０ｂ ）を形
成する様にされているので、第２の単結晶半導体領域（
２０ａ ） （２０ｂ ）の表面積が拡大してキャパ
シタ（２２）の容量が大きくなり、キャパシタ（２２）
の最大蓄積電荷量が増加する。このため、出力信号の信
号電圧対雑音電圧比が向上すると共にアルファ線による
擾乱を受けにくくなり、ソフトエラーの発生が減少する
。
に絶縁膜（２１）を部分的に設け、この絶縁膜（２１）
が設けられていない一方の不純物領域（３）にのみ第２
の単結晶半導体領域（２０ａ ） （２０ｂ ）を形
成する様にされているので、第２の単結晶半導体領域（
２０ａ ） （２０ｂ ）の表面積が拡大してキャパ
シタ（２２）の容量が大きくなり、キャパシタ（２２）
の最大蓄積電荷量が増加する。このため、出力信号の信
号電圧対雑音電圧比が向上すると共にアルファ線による
擾乱を受けにくくなり、ソフトエラーの発生が減少する
。
以下、第１図及び第２図を参照して本発明メモ装置の一
実施例につき説明しよう。この第１図及び第２図におい
て第５図に対応する部分には同一符号を付しそのＡＰ細
説明は省略する。
実施例につき説明しよう。この第１図及び第２図におい
て第５図に対応する部分には同一符号を付しそのＡＰ細
説明は省略する。
本例においても、ｎ−ＭＯＳ）ランジスタ（２）のゲー
ト電極（１１）を５ｉ０２による絶縁膜（１２）により
被覆すると共にＰ型シリコン基扱（１１の絶縁領域（７
）上所定の位置にＳｉＯ２による素子分離領域（１３）
を形成し、このゲート電極（１１）を被覆する絶縁膜（
１２）と素子分離ｆＩｊＩ域（１３）との間の一方のｎ
型不純物領域（３）上にｎ型不純物を拡散してなるキャ
パシタ土部電極用単結晶シリコン層（２０ａ）（２０ｂ
）を形成する様にする。
ト電極（１１）を５ｉ０２による絶縁膜（１２）により
被覆すると共にＰ型シリコン基扱（１１の絶縁領域（７
）上所定の位置にＳｉＯ２による素子分離領域（１３）
を形成し、このゲート電極（１１）を被覆する絶縁膜（
１２）と素子分離ｆＩｊＩ域（１３）との間の一方のｎ
型不純物領域（３）上にｎ型不純物を拡散してなるキャ
パシタ土部電極用単結晶シリコン層（２０ａ）（２０ｂ
）を形成する様にする。
この場合、本例においては、ゲート？！１極（１１）を
被覆する絶縁Ｒ項（１２）と素子分１ｌｉｌ！領域（１
３）との間のｎ型不純物領域（３）上の略中央部分に不
純物領域（３）の延在方向と直交する方向に５ｉ０２に
よる絶縁Ｍ＊（２１）を形成し、この５ｉ（ｈ膜（２１
）が形成されζいないｎ型不純物領域（３）上にのみｎ
型不純物が拡散された略台形形状をしたキャパシタＦ部
′Ｆｋｉ極用単結晶シリコン層（２０ａ ） （２０
ｂ ）を形成する様にする。この場合、このｎ型不純物
が拡散されたキャパシタ下部電極用単結晶シリコン層（
２０ａ ） （２０ｂ ）は５ｉＨ４（′！ｌ−ノシ
ラン）＋Ｈｅ７！＋ＰＨ３（フォスフイン）系ガスを使
用した選択エピタキシャル成長法によって形成すること
ができる。また、この代わりに、ＳｉＨ＋ ＋ＨＣ１系
ガスを使用して先ず単結晶シリコン層を形成し、その後
に、リンＰをこの単結晶シリコン層に拡散又は注入する
様にして導電性を有する様にさせても良い。
被覆する絶縁Ｒ項（１２）と素子分１ｌｉｌ！領域（１
３）との間のｎ型不純物領域（３）上の略中央部分に不
純物領域（３）の延在方向と直交する方向に５ｉ０２に
よる絶縁Ｍ＊（２１）を形成し、この５ｉ（ｈ膜（２１
）が形成されζいないｎ型不純物領域（３）上にのみｎ
型不純物が拡散された略台形形状をしたキャパシタＦ部
′Ｆｋｉ極用単結晶シリコン層（２０ａ ） （２０
ｂ ）を形成する様にする。この場合、このｎ型不純物
が拡散されたキャパシタ下部電極用単結晶シリコン層（
２０ａ ） （２０ｂ ）は５ｉＨ４（′！ｌ−ノシ
ラン）＋Ｈｅ７！＋ＰＨ３（フォスフイン）系ガスを使
用した選択エピタキシャル成長法によって形成すること
ができる。また、この代わりに、ＳｉＨ＋ ＋ＨＣ１系
ガスを使用して先ず単結晶シリコン層を形成し、その後
に、リンＰをこの単結晶シリコン層に拡散又は注入する
様にして導電性を有する様にさせても良い。
また本例においては、キャパシタ下部電極用単結晶シリ
コン層（２０ａ ） （２０ｂ ）の夫々の上面部及
び側面部に５ｔＯ２による誘電体ＩＭ （２３ａ ）（
２３ｂ ）を形成すると共にこの誘電体Ｊｊｉ（２３ａ
）（２３ｂ）上にキャパシタ上部電極となるキャパシタ
上部電極用多結晶シリコン層（２４）を形成し、キャパ
シタ下部電極用単結晶シリコン層（２０ａ ）（２０ｂ
）と誘電体層（２３ａ ） （２３ｂ ）とキャパシ
タ上部電極用多結晶シリコンｊｆｊ（２４）とからなる
キャパシタ（２２）を形成する様にし、その他について
は第５図従来例と同様に構成する。
コン層（２０ａ ） （２０ｂ ）の夫々の上面部及
び側面部に５ｔＯ２による誘電体ＩＭ （２３ａ ）（
２３ｂ ）を形成すると共にこの誘電体Ｊｊｉ（２３ａ
）（２３ｂ）上にキャパシタ上部電極となるキャパシタ
上部電極用多結晶シリコン層（２４）を形成し、キャパ
シタ下部電極用単結晶シリコン層（２０ａ ）（２０ｂ
）と誘電体層（２３ａ ） （２３ｂ ）とキャパシ
タ上部電極用多結晶シリコンｊｆｊ（２４）とからなる
キャパシタ（２２）を形成する様にし、その他について
は第５図従来例と同様に構成する。
斯る本実施例に依れば、ｎ型不純物領域（３）上に選択
エピタキシ中ル成長法による単結晶シリコン層（２０ａ
”） （２０ｂ ）を設け、ごの単結晶シリコン層
（２０ａ ） （２０ｂ ）をキャパシタ上部′ｒｊ
：ｉ極となす様になされζいるので、−定のキャパシタ
電極面積を確保することができ、微細化する場合にも、
このキャパシタ電極面積を確（呆することによって一定
容量のキャパシタ （２２）を構成することができる。
エピタキシ中ル成長法による単結晶シリコン層（２０ａ
”） （２０ｂ ）を設け、ごの単結晶シリコン層
（２０ａ ） （２０ｂ ）をキャパシタ上部′ｒｊ
：ｉ極となす様になされζいるので、−定のキャパシタ
電極面積を確保することができ、微細化する場合にも、
このキャパシタ電極面積を確（呆することによって一定
容量のキャパシタ （２２）を構成することができる。
また斯る本実施例に依れば、キャパシタ下部電極用単結
晶シリコン層（２０ａ ） （２０ｂ ）はｎ型不純
物領域（３）上に５ｉ０２膜（２１）を挾んで２個形成
されているので、第５図従来例と同様の広さのｎ型不純
物領域（３）上にこのキャパシタＦ都電極用単結晶９９
３７層（２０ａ ） （２０ｂ ）を形成する場合、
第５図従来例に比し電極面積を大きくとることができ、
キャパシタ（２２）の最大蓄積電荷量を増大させること
ができる。
晶シリコン層（２０ａ ） （２０ｂ ）はｎ型不純
物領域（３）上に５ｉ０２膜（２１）を挾んで２個形成
されているので、第５図従来例と同様の広さのｎ型不純
物領域（３）上にこのキャパシタＦ都電極用単結晶９９
３７層（２０ａ ） （２０ｂ ）を形成する場合、
第５図従来例に比し電極面積を大きくとることができ、
キャパシタ（２２）の最大蓄積電荷量を増大させること
ができる。
従っζ、本実施例に依れば、出力信号の信号電圧対雑音
電圧比が向上すると共にアルファ線による擾乱を受けに
くくなり、ソフトエラーの発生が減少するという利益が
ある。
電圧比が向上すると共にアルファ線による擾乱を受けに
くくなり、ソフトエラーの発生が減少するという利益が
ある。
また、上述実施例においζは、ｎ型不純物領域（３）ｌ
にのみキャパシタ上部電極用単結晶シリコンＩｊｆ （
２０ａ ） （２０ｂ ）を選択エピタキシャル成長
させるための５ｉ０２榎（２１）をｎ型不純物領域（３
）上の略中央部にキャパシタト部電極用単結晶シリコン
層（２０ａ ） （２０ｂ ）を部分１°る様に設け
る様にした場合につき述べたが、この代わりに、第３図
に示す様に、一方のｎ型不純物領域（３）上の略中央部
に平面形状が略平方形になる様に５ｉ０２欣（２５）を
設け、５ｉ０２１１Ｑ （２５）が設けられていないｎ
型不純物領域（３）上にのみキャパシタ上部電極用車結
晶シリ：１ンｒ＠（２６）を形成し、このキャパシタト
部電極用単結晶シリコン層（２６）に孔部を設ける様に
しζも良く、この場合にも、Ｊ−述同様の作用効果を得
ることができることは勿論である。
にのみキャパシタ上部電極用単結晶シリコンＩｊｆ （
２０ａ ） （２０ｂ ）を選択エピタキシャル成長
させるための５ｉ０２榎（２１）をｎ型不純物領域（３
）上の略中央部にキャパシタト部電極用単結晶シリコン
層（２０ａ ） （２０ｂ ）を部分１°る様に設け
る様にした場合につき述べたが、この代わりに、第３図
に示す様に、一方のｎ型不純物領域（３）上の略中央部
に平面形状が略平方形になる様に５ｉ０２欣（２５）を
設け、５ｉ０２１１Ｑ （２５）が設けられていないｎ
型不純物領域（３）上にのみキャパシタ上部電極用車結
晶シリ：１ンｒ＠（２６）を形成し、このキャパシタト
部電極用単結晶シリコン層（２６）に孔部を設ける様に
しζも良く、この場合にも、Ｊ−述同様の作用効果を得
ることができることは勿論である。
また上述実施例においては、ｎ型不純物領域（３）−ヒ
にキャパシタ上部電極用単結晶シリコンＩｔｓ（２０ａ
） （２０ｂ ）を選択エピタキシャル成長させる
ために設けた５ｉ（ｈ ｌ￥（２１）をそのまま残し、
キャパシタ土部電極用単結晶シリコンＭ（２０ａ）（２
０ｂ ）の上面部及び側面部に誘電体層（２３ａ）（２
３ｂ ）を形成する場合につき述べたが、この代わりに
、第４ν１に不ず様にこの５ｔＯ２Ｒ１（２１）を除去
してこの部分のｎ型不純物領域（３）を露出し、この露
出させたｎ型不純物領域（３）上及びキャパシタト部電
極用単結晶シリコン層（２０ａ ） （２０ｂ ）上
に誘電体層（２７）を形成１−る様にしてキャパシタ（
２８）を形成しても良く、この場合には、多結晶シリコ
ンｊｉ’ｆ （２４）と３１０２投（２１）を除去した
部分のｎ型不純物領域（３）との間の容量が増えること
になるので、上述実施例よりも更にキャパシタの容量が
大きくなり、出力信号の信号電圧対雑音電圧比が更に向
上すると共にソフトエラーの発生も史に減少するという
利益がある。
にキャパシタ上部電極用単結晶シリコンＩｔｓ（２０ａ
） （２０ｂ ）を選択エピタキシャル成長させる
ために設けた５ｉ（ｈ ｌ￥（２１）をそのまま残し、
キャパシタ土部電極用単結晶シリコンＭ（２０ａ）（２
０ｂ ）の上面部及び側面部に誘電体層（２３ａ）（２
３ｂ ）を形成する場合につき述べたが、この代わりに
、第４ν１に不ず様にこの５ｔＯ２Ｒ１（２１）を除去
してこの部分のｎ型不純物領域（３）を露出し、この露
出させたｎ型不純物領域（３）上及びキャパシタト部電
極用単結晶シリコン層（２０ａ ） （２０ｂ ）上
に誘電体層（２７）を形成１−る様にしてキャパシタ（
２８）を形成しても良く、この場合には、多結晶シリコ
ンｊｉ’ｆ （２４）と３１０２投（２１）を除去した
部分のｎ型不純物領域（３）との間の容量が増えること
になるので、上述実施例よりも更にキャパシタの容量が
大きくなり、出力信号の信号電圧対雑音電圧比が更に向
上すると共にソフトエラーの発生も史に減少するという
利益がある。
また、上述実施例においては、ｎ型不純物領域（３）−
ヒにＳｉＯ２ＭＱ （２１）を１ケ所のみ設ける場合に
つき述べたが、この代わりに、５ｉＯｐ、 ＩＩＱを複
数個設け、この複数個の絶縁膜が形成されていないｎ型
不純物領域上にキャパシタト都電極用車結晶シリコン層
を形成する様にすることもぐき、この場合にも上述実施
例に比しキャパシタの容量を人さくし、出力信号の信号
電圧対雑音電圧比を更に向丘さ・けると共にソフトエラ
ーの発生も更に減少させることができるという利益があ
る。
ヒにＳｉＯ２ＭＱ （２１）を１ケ所のみ設ける場合に
つき述べたが、この代わりに、５ｉＯｐ、 ＩＩＱを複
数個設け、この複数個の絶縁膜が形成されていないｎ型
不純物領域上にキャパシタト都電極用車結晶シリコン層
を形成する様にすることもぐき、この場合にも上述実施
例に比しキャパシタの容量を人さくし、出力信号の信号
電圧対雑音電圧比を更に向丘さ・けると共にソフトエラ
ーの発生も更に減少させることができるという利益があ
る。
また上述実施例における導電型は例示であって、この例
ボした導電型と反対の導電型でも良く、この様にした場
合にも上述同様の作用効果を得ることができることは勿
論である。
ボした導電型と反対の導電型でも良く、この様にした場
合にも上述同様の作用効果を得ることができることは勿
論である。
更に本発明は、上述実施例に限らず、本発明の要旨を逸
脱することなく、その他種々の構成が取り得ることは勿
論である。
脱することなく、その他種々の構成が取り得ることは勿
論である。
本発明に依れば、第２の単結晶半導体領域の表面積を拡
大してキャパシタの容量を大きくし、キャパシタの最大
蓄積電荷量が増大する様にされているので、出力信号の
信号電圧対雑音電圧比が向ｔすると共にアルファ線によ
る擾乱を受けにく（なり、ソフトエラーの発生が減少す
るという利益がある。
大してキャパシタの容量を大きくし、キャパシタの最大
蓄積電荷量が増大する様にされているので、出力信号の
信号電圧対雑音電圧比が向ｔすると共にアルファ線によ
る擾乱を受けにく（なり、ソフトエラーの発生が減少す
るという利益がある。
第１図は、本発明メモリ装置の一実施例の要部をボす断
面図、第２図は本発明の一実施例の要部をボオ路線的平
面図、第３図は本発明の他の′Ａ施例の要部を示す瞥線
的平面図、第４図は本発明の更に他の実施例の要部を小
す断面図、第５図は従来のメモリ装置の要部をシバ１１
０ｒ山１図であイ）。 ｆｌ）はＰ型シリ：１ン基撮、（２）はｎ−ＭＯＳトラ
ンジスタ、（３）及び（９）は夫々ｎ型不純物ｆ！Ｉ４
域、（８）は単結晶シリコン層、（１０）はゲート絶縁
膜、（１１）はゲート電極、（１３）は素子分離領域、
（２０ａ ）及び（２０ｂ ）は夫々単結晶シリコン層
、（２１）は５ｉ（ｈ ｄ、 （２２）及び（２８）
は夫々キャパシタ、（２３ａ ） 、 （２３ｂ ）
及び（２７）は夫々 ５ｉ０２層である。
面図、第２図は本発明の一実施例の要部をボオ路線的平
面図、第３図は本発明の他の′Ａ施例の要部を示す瞥線
的平面図、第４図は本発明の更に他の実施例の要部を小
す断面図、第５図は従来のメモリ装置の要部をシバ１１
０ｒ山１図であイ）。 ｆｌ）はＰ型シリ：１ン基撮、（２）はｎ−ＭＯＳトラ
ンジスタ、（３）及び（９）は夫々ｎ型不純物ｆ！Ｉ４
域、（８）は単結晶シリコン層、（１０）はゲート絶縁
膜、（１１）はゲート電極、（１３）は素子分離領域、
（２０ａ ）及び（２０ｂ ）は夫々単結晶シリコン層
、（２１）は５ｉ（ｈ ｄ、 （２２）及び（２８）
は夫々キャパシタ、（２３ａ ） 、 （２３ｂ ）
及び（２７）は夫々 ５ｉ０２層である。
Claims (1)
- 第１の単結晶半導体領域に一方及び他方の不純物領域と
チャンネル領域とが形成されてなるスイッチングトラン
ジスタと、上記一方の不純物領域上に形成された第２の
単結晶領域にキャパシタ下部電極が形成されてなるキャ
パシタとを有するメモリ装置において、上記一方の不純
物領域上に絶縁膜を部分的に設け、該絶縁膜が設けられ
ていない上記一方の不純物領域上にのみ上記第２の単結
晶半導体領域を形成する様にしたことを特徴とするメモ
リ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61150496A JPS636868A (ja) | 1986-06-26 | 1986-06-26 | メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61150496A JPS636868A (ja) | 1986-06-26 | 1986-06-26 | メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS636868A true JPS636868A (ja) | 1988-01-12 |
Family
ID=15498134
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61150496A Pending JPS636868A (ja) | 1986-06-26 | 1986-06-26 | メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS636868A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02209765A (ja) * | 1989-02-09 | 1990-08-21 | Mitsubishi Electric Corp | 半導体装置 |
| EP0463817A3 (en) * | 1990-06-22 | 1992-03-11 | Oki Electric Industry Co., Ltd. | Gain cell structure for dram and fabrication process thereof |
| WO2002091472A3 (de) * | 2001-05-03 | 2003-02-20 | Infineon Technologies Ag | Transistor und integrierter schaltkreis |
-
1986
- 1986-06-26 JP JP61150496A patent/JPS636868A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02209765A (ja) * | 1989-02-09 | 1990-08-21 | Mitsubishi Electric Corp | 半導体装置 |
| EP0463817A3 (en) * | 1990-06-22 | 1992-03-11 | Oki Electric Industry Co., Ltd. | Gain cell structure for dram and fabrication process thereof |
| WO2002091472A3 (de) * | 2001-05-03 | 2003-02-20 | Infineon Technologies Ag | Transistor und integrierter schaltkreis |
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