JPS636896B2 - - Google Patents
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- JPS636896B2 JPS636896B2 JP56062130A JP6213081A JPS636896B2 JP S636896 B2 JPS636896 B2 JP S636896B2 JP 56062130 A JP56062130 A JP 56062130A JP 6213081 A JP6213081 A JP 6213081A JP S636896 B2 JPS636896 B2 JP S636896B2
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- Japan
- Prior art keywords
- data
- word
- buffer register
- signal
- input
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/22—Handling requests for interconnection or transfer for access to input/output bus using successive scanning, e.g. polling
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- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
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Description
【発明の詳細な説明】
本発明は例へば計測制御システムの操作盤等に
おけるモーメンタリスイツチのシーケンス操作を
対象とした小形化経済化可能な、複数ワードの瞬
時入力形デイジタル入力回路方式に関する。
おけるモーメンタリスイツチのシーケンス操作を
対象とした小形化経済化可能な、複数ワードの瞬
時入力形デイジタル入力回路方式に関する。
第１図に従来例の１ワード16ビツトの瞬時入力
形デイジタル入力回路方式のブロツク図を示す。
第２図に第１図の場合の複数ワードの瞬時入力形
デイジタル入力回路方式のブロツク図を示す。図
中１はCRフイルタ、２は16ビツトのメモリ、３
はドライバ、４はアドレスセレクタ、５はデイレ
イ回路、S1〜S16はモーメンタリスイツチ、d1〜
d16は微分回路、Vccは正の直流電源、A00〜A07
はアドレスバス、X1〜Xnは第１図に示す瞬時入
力形デイジタル入力回路である。モーメンタリス
イツチS1〜S16のいずれかのスイツチがオンとな
ると微分回路d1〜d16の内オンになつたモーメン
タリスイツチに対応する回路がパルス信号を発す
る。このパルス信号によりメモリ２のこれに対応
する場所が１にセツトされ、予じめこの回路に割
り当てたアドレスをアドレスバスA00〜A07側か
らアクセスすることによりアドレスセレクタ４で
一致がとられドライバ３をセツトし、メモリ２に
入力したデータを読取ることが出来る。読み取り
後はデイレイ回路５を介しメモリ２をリセツトす
る。ここでデイレイ回路５はアドレスをアクセス
している間メモリ２がリセツトされないために設
けてある。しかし第１図の回路方式では入力ワー
ド数が多くなつた場合第２図に示す如く瞬時入力
形デイジタル回路X1〜Xoがワード数だけ必要と
なりプリント板等の枚数も増加し小形化経済化が
出来ない欠点があつた。
形デイジタル入力回路方式のブロツク図を示す。
第２図に第１図の場合の複数ワードの瞬時入力形
デイジタル入力回路方式のブロツク図を示す。図
中１はCRフイルタ、２は16ビツトのメモリ、３
はドライバ、４はアドレスセレクタ、５はデイレ
イ回路、S1〜S16はモーメンタリスイツチ、d1〜
d16は微分回路、Vccは正の直流電源、A00〜A07
はアドレスバス、X1〜Xnは第１図に示す瞬時入
力形デイジタル入力回路である。モーメンタリス
イツチS1〜S16のいずれかのスイツチがオンとな
ると微分回路d1〜d16の内オンになつたモーメン
タリスイツチに対応する回路がパルス信号を発す
る。このパルス信号によりメモリ２のこれに対応
する場所が１にセツトされ、予じめこの回路に割
り当てたアドレスをアドレスバスA00〜A07側か
らアクセスすることによりアドレスセレクタ４で
一致がとられドライバ３をセツトし、メモリ２に
入力したデータを読取ることが出来る。読み取り
後はデイレイ回路５を介しメモリ２をリセツトす
る。ここでデイレイ回路５はアドレスをアクセス
している間メモリ２がリセツトされないために設
けてある。しかし第１図の回路方式では入力ワー
ド数が多くなつた場合第２図に示す如く瞬時入力
形デイジタル回路X1〜Xoがワード数だけ必要と
なりプリント板等の枚数も増加し小形化経済化が
出来ない欠点があつた。
本発明の目的は上記の欠点をなくするために小
形化経済化が可能な複数ワードの瞬時入力形デイ
ジタル入力回路方式の提供にある。
形化経済化が可能な複数ワードの瞬時入力形デイ
ジタル入力回路方式の提供にある。
上記の目的は本発明によれば複数ワードのデー
タが共通線を介してワード毎にワードを構成する
複数のパルス信号の形で順次入力される入力バツ
フアレジスタ、該入力バツフアレジスタに格納さ
れたワード中の変化のあつたデータの有無を検出
するデータ検出回路、及びリードバツフアレジス
タを含み、データ検出回路が入力バツフアレジス
タに格納されたデータの変化を検出すると、入力
バツフアレジスタの入力側における続いてのワー
ドの走査は停止され、入力バツフアレジスタに記
憶されているデータは直列データとして順次読出
されてリードバツフアレジスタに格納されると共
に、該レジスタへの次のデータによる更新は停止
され、格納後該データの送出のための対応する時
点に該データはバスへ送出され、送出が終了する
とリードバツフアレジスタ、データ検出回路はリ
セツトされ、入力バツフアレジスタへの新たなワ
ードの格納のための走査が再開されることを特徴
とする複数ワードの瞬時入力形デイジタル入力回
路によつて達成される。
タが共通線を介してワード毎にワードを構成する
複数のパルス信号の形で順次入力される入力バツ
フアレジスタ、該入力バツフアレジスタに格納さ
れたワード中の変化のあつたデータの有無を検出
するデータ検出回路、及びリードバツフアレジス
タを含み、データ検出回路が入力バツフアレジス
タに格納されたデータの変化を検出すると、入力
バツフアレジスタの入力側における続いてのワー
ドの走査は停止され、入力バツフアレジスタに記
憶されているデータは直列データとして順次読出
されてリードバツフアレジスタに格納されると共
に、該レジスタへの次のデータによる更新は停止
され、格納後該データの送出のための対応する時
点に該データはバスへ送出され、送出が終了する
とリードバツフアレジスタ、データ検出回路はリ
セツトされ、入力バツフアレジスタへの新たなワ
ードの格納のための走査が再開されることを特徴
とする複数ワードの瞬時入力形デイジタル入力回
路によつて達成される。
以下本発明の１実施例につき図に従つて説明す
る。第３図は本発明の実施例で１ワード16ビツト
の８ワードの瞬時入力形デイジタル入力回路方式
のブロツク図、第４図は第３図の場合のタイムチ
ヤートで、Ａは４ワード目にモーメンタリスイツ
チのオンされている信号があつた場合を示してお
り、Ｂはタイミング回路９の発生する入力バツフ
アレジスタIBRのセツト信号、Ｃはタイミング回
路９の発生するワードクロツク信号（ｂ点の信
号）、Ｄはワードセレクタ１４の出力信号、Ｅは
入力バツフアレジスタIBRの出力信号、Ｆはデー
タ検出回路１２のａ点の出力信号、Ｇはデータ検
出回路１２のｄ点の出力信号、Ｈはリードバツフ
アレジスタRBRの出力信号、Ｉはｃ点における
リード信号、Ｊはデイレイ回路１０の出力信号で
ある。図中第１図と同じ機能のものは同一記号で
示す。１６は入力バツフアレジスタ（以下IBRと
称す）、１７はリードバツフアレジスタ（以下
RBRと称す）６，７はAND回路、８は16ビツト
信号用クロツク発生部、９はタイミング回路、１
０はデイレイ回路、１１はアドレスセレクタ及び
予め設定したアドレスとアドレスバスよりの信号
とワード信号とｄ点の出力信号との一致回路（以
下アドレスセレクタ及び一致回路と称す）、１２
はデータ検出回路、１３はワードカウンタ、１４
はワードセレクタ、１５はドライバ、ａ〜ｄは説
明用の各点を示す。タイミング回路９からＢ，Ｃ
に示すIBRのセツト信号及びｂ点にワードクロツ
ク信号を出力する。データ検出回路１２はオンの
データを検出する迄ａ点出力は０であるのでワー
ドカウンタ１３、ワードセレクタ１４ドライバ１
５を介して１ワードから８ワードを順次スキヤン
する動作を繰返へす。この場合のセレクタ１４の
出力はＤに示す如しである。今４ワード目にオン
の信号がＡに示す如く存在した場合（４ワードの
あるモーメンタリスイツチがオン）Ｂに示すセツ
ト信号によりオン信号がある間４ワード目のデー
タ（16ビツト）がIBR１６に記憶されクロツク発
生部８の発生するクロツク信号によりIBR１６か
ら直列データとして出力しRBR１７へ16ビツト
のデータを格納してゆく。一方データ検出回路１
２ではIBRの出力データの中の１になつたデータ
検出によりＦに示す如き信号を出力しワードカウ
ンタ１３の歩進を即時停止する〔Ｄのセレクタ出
力4Wの如くなる。〕RBR１７にIBR１６のデー
タが格納されるとデータ検出回路１２はＧに示す
如き信号を出力しRBR１７への、クロツク発生
部８の発生するクロツクを停止させデータの更新
を止める。尚Ｇに示す信号が１になることによつ
てデータの読み込みが可能となる。データの読込
みはアドレスバスA00〜A07よりの信号とｄ点の
信号１とワードセレクタ１４の出力〔ここではＤ
に示す如く４ワードの値になつている〕と予め設
定されているアドレスが一致した時Ｉに示すリー
ド信号を得ドライバ３をオンにしRBR１７に格
納された４ワードのデータがドライバ３を介して
バスへ出力される。Ｉに示すリード信号はデイレ
イ回路１０によりＪに示す如く遅延されRBR１
７、データ検出回路１２をリセツトしワードカウ
ンタ１３は次のワードクロツク信号よりスキヤン
を開始する。即ちワードにオンの信号が存在した
場合ワード内のオンの信号を検出しRBR１７に
はオンの信号の存在するワードのみ入力し、ドラ
イバ３を介して出力するので１ワード分の瞬時入
力形デイジタル入力回路があればよい。
る。第３図は本発明の実施例で１ワード16ビツト
の８ワードの瞬時入力形デイジタル入力回路方式
のブロツク図、第４図は第３図の場合のタイムチ
ヤートで、Ａは４ワード目にモーメンタリスイツ
チのオンされている信号があつた場合を示してお
り、Ｂはタイミング回路９の発生する入力バツフ
アレジスタIBRのセツト信号、Ｃはタイミング回
路９の発生するワードクロツク信号（ｂ点の信
号）、Ｄはワードセレクタ１４の出力信号、Ｅは
入力バツフアレジスタIBRの出力信号、Ｆはデー
タ検出回路１２のａ点の出力信号、Ｇはデータ検
出回路１２のｄ点の出力信号、Ｈはリードバツフ
アレジスタRBRの出力信号、Ｉはｃ点における
リード信号、Ｊはデイレイ回路１０の出力信号で
ある。図中第１図と同じ機能のものは同一記号で
示す。１６は入力バツフアレジスタ（以下IBRと
称す）、１７はリードバツフアレジスタ（以下
RBRと称す）６，７はAND回路、８は16ビツト
信号用クロツク発生部、９はタイミング回路、１
０はデイレイ回路、１１はアドレスセレクタ及び
予め設定したアドレスとアドレスバスよりの信号
とワード信号とｄ点の出力信号との一致回路（以
下アドレスセレクタ及び一致回路と称す）、１２
はデータ検出回路、１３はワードカウンタ、１４
はワードセレクタ、１５はドライバ、ａ〜ｄは説
明用の各点を示す。タイミング回路９からＢ，Ｃ
に示すIBRのセツト信号及びｂ点にワードクロツ
ク信号を出力する。データ検出回路１２はオンの
データを検出する迄ａ点出力は０であるのでワー
ドカウンタ１３、ワードセレクタ１４ドライバ１
５を介して１ワードから８ワードを順次スキヤン
する動作を繰返へす。この場合のセレクタ１４の
出力はＤに示す如しである。今４ワード目にオン
の信号がＡに示す如く存在した場合（４ワードの
あるモーメンタリスイツチがオン）Ｂに示すセツ
ト信号によりオン信号がある間４ワード目のデー
タ（16ビツト）がIBR１６に記憶されクロツク発
生部８の発生するクロツク信号によりIBR１６か
ら直列データとして出力しRBR１７へ16ビツト
のデータを格納してゆく。一方データ検出回路１
２ではIBRの出力データの中の１になつたデータ
検出によりＦに示す如き信号を出力しワードカウ
ンタ１３の歩進を即時停止する〔Ｄのセレクタ出
力4Wの如くなる。〕RBR１７にIBR１６のデー
タが格納されるとデータ検出回路１２はＧに示す
如き信号を出力しRBR１７への、クロツク発生
部８の発生するクロツクを停止させデータの更新
を止める。尚Ｇに示す信号が１になることによつ
てデータの読み込みが可能となる。データの読込
みはアドレスバスA00〜A07よりの信号とｄ点の
信号１とワードセレクタ１４の出力〔ここではＤ
に示す如く４ワードの値になつている〕と予め設
定されているアドレスが一致した時Ｉに示すリー
ド信号を得ドライバ３をオンにしRBR１７に格
納された４ワードのデータがドライバ３を介して
バスへ出力される。Ｉに示すリード信号はデイレ
イ回路１０によりＪに示す如く遅延されRBR１
７、データ検出回路１２をリセツトしワードカウ
ンタ１３は次のワードクロツク信号よりスキヤン
を開始する。即ちワードにオンの信号が存在した
場合ワード内のオンの信号を検出しRBR１７に
はオンの信号の存在するワードのみ入力し、ドラ
イバ３を介して出力するので１ワード分の瞬時入
力形デイジタル入力回路があればよい。
以上詳細に説明した如く本発明によれば例へば
計測制御システムの操作盤等におけるモーメンタ
リスイツチのシーケンス操作を対象とした場合複
数ワードの入力回路があつても１ワード分の瞬時
入力形デイジタル入力回路があればよいので小形
化経済化が出来る効果がある。
計測制御システムの操作盤等におけるモーメンタ
リスイツチのシーケンス操作を対象とした場合複
数ワードの入力回路があつても１ワード分の瞬時
入力形デイジタル入力回路があればよいので小形
化経済化が出来る効果がある。
第１図は従来例の１ワード16ビツトの瞬時入力
形デイジタル入力回路方式のブロツク図、第２図
は第１図の場合の複数ワードの瞬時入力形デイジ
タル入力回路方式のブロツク図、第３図は本発明
の実施例で１ワード16ビツトの８ワードの瞬時入
力形デイジタル入力回路方式のブロツク図、第４
図は第３図の場合のタイムチヤートでＡは４ワー
ド目にモーメンタリスイツチのオンされている信
号があつた場合を示しており、Ｂはタイミング回
路９の発生するIBRのセツト信号、Ｃはタイミン
グ回路９の発生するワードクロツク信号（ｂ点の
信号）、Ｄはワードセレクタ１４の出力信号、Ｅ
はIBRの出力信号、Ｆはデータ検出回路１２のａ
点の出力信号、Ｇはデータ検出回路１２のｄ点の
出力信号、ＨはRBRの出力信号、Ｉはｃ点にお
けるリード信号、Ｊはデイレイ回路１０の出力信
号である。図中１はCRフイルタ、２は16ビツト
のメモリ、３，１５はドライバ、４はアドレスセ
レクタ、５，１０はデイレイ回路、S1〜S16はモ
ーメンタリスイツチ、d1〜d16は微分回路、Vcc
は正の直流電源、A00〜A07はアドレスバス、X1
〜Xoは第１図に示す瞬時入力形デイジタル入力
回路、１６は入力バツフアレジスタ、１７はリー
ドバツフアレジスタ、６，７はAND回路、８は
16ビツト信号用クロツク発生部、９はタイミング
回路、１１はアドレスセレクタ及び一致回路、１
２はデータ検出回路、１３はワードカウンタ、１
４はワードセレクタ、ａ〜ｄは説明用各点を示
す。
形デイジタル入力回路方式のブロツク図、第２図
は第１図の場合の複数ワードの瞬時入力形デイジ
タル入力回路方式のブロツク図、第３図は本発明
の実施例で１ワード16ビツトの８ワードの瞬時入
力形デイジタル入力回路方式のブロツク図、第４
図は第３図の場合のタイムチヤートでＡは４ワー
ド目にモーメンタリスイツチのオンされている信
号があつた場合を示しており、Ｂはタイミング回
路９の発生するIBRのセツト信号、Ｃはタイミン
グ回路９の発生するワードクロツク信号（ｂ点の
信号）、Ｄはワードセレクタ１４の出力信号、Ｅ
はIBRの出力信号、Ｆはデータ検出回路１２のａ
点の出力信号、Ｇはデータ検出回路１２のｄ点の
出力信号、ＨはRBRの出力信号、Ｉはｃ点にお
けるリード信号、Ｊはデイレイ回路１０の出力信
号である。図中１はCRフイルタ、２は16ビツト
のメモリ、３，１５はドライバ、４はアドレスセ
レクタ、５，１０はデイレイ回路、S1〜S16はモ
ーメンタリスイツチ、d1〜d16は微分回路、Vcc
は正の直流電源、A00〜A07はアドレスバス、X1
〜Xoは第１図に示す瞬時入力形デイジタル入力
回路、１６は入力バツフアレジスタ、１７はリー
ドバツフアレジスタ、６，７はAND回路、８は
16ビツト信号用クロツク発生部、９はタイミング
回路、１１はアドレスセレクタ及び一致回路、１
２はデータ検出回路、１３はワードカウンタ、１
４はワードセレクタ、ａ〜ｄは説明用各点を示
す。
Claims (1)
- １ 複数ワードのデータが共通線を介してワード
毎にワードを構成する複数のパルス信号の形で順
次入力される入力バツフアレジスタ、該入力バツ
フアレジスタに格納されたワード中の変化のあつ
たデータの有無を検出するデータ検出回路、及び
リードバツフアレジスタを含み、データ検出回路
が入力バツフアレジスタに格納されたデータの変
化を検出すると、入力バツフアレジスタの入力側
における続いてのワードの走査は停止され、入力
バツフアレジスタに記憶されているデータは直列
データとして順次読出されてリードバツフアレジ
スタに格納されると共に、該レジスタへの次のデ
ータによる更新は停止され、格納後該データの送
出のための対応する時点に該データはバスへ送出
され、送出が終了するとリードバツフアレジス
タ、データ検出回路はリセツトされ、入力バツフ
アレジスタへの新たなワードの格納のための走査
が再開されることを特徴とする複数ワードの瞬時
入力形デイジタル入力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56062130A JPS57176447A (en) | 1981-04-24 | 1981-04-24 | A plurality word instantaneous input type digital input circuit system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56062130A JPS57176447A (en) | 1981-04-24 | 1981-04-24 | A plurality word instantaneous input type digital input circuit system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57176447A JPS57176447A (en) | 1982-10-29 |
| JPS636896B2 true JPS636896B2 (ja) | 1988-02-12 |
Family
ID=13191178
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56062130A Granted JPS57176447A (en) | 1981-04-24 | 1981-04-24 | A plurality word instantaneous input type digital input circuit system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57176447A (ja) |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5927932B2 (ja) * | 1976-09-13 | 1984-07-09 | カシオ計算機株式会社 | キ−入力方式 |
| JPS5535664U (ja) * | 1978-08-31 | 1980-03-07 | ||
| JPS5547739A (en) * | 1978-09-30 | 1980-04-04 | Toshiba Corp | Input circuit |
| JPS55123759A (en) * | 1979-03-15 | 1980-09-24 | Nec Corp | Invalid code set system |
| JPS55134434A (en) * | 1979-04-05 | 1980-10-20 | Mitsubishi Electric Corp | Decoding unit |
-
1981
- 1981-04-24 JP JP56062130A patent/JPS57176447A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57176447A (en) | 1982-10-29 |
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