JPH0133848B2

JPH0133848B2 -

Info

Publication number: JPH0133848B2
Application number: JP55018920A
Authority: JP
Inventors: Osamu Suzuki; Masahiro Kawakatsu
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1980-02-18
Filing date: 1980-02-18
Publication date: 1989-07-17
Also published as: JPS56116139A

Description

【発明の詳細な説明】本発明はデータ送受部と主記憶装置の間のデー
タ転送が行なわれるときの転送データ方式に関
し、特にデータ送受部から要求されるデータを主
記憶装置にリードまたはライトする場合、１回の
アクセスでリードまたはライトが行なうことので
きないバイト長のデータのときに、アクセス回数
を最小限にして効率的に主記憶装置に対するアク
セスを行なうことができるように、アクセス毎の
データ量を決定するようにした転送データ方式に
関する。

第１図に示す如く、データ処理装置では主記憶
装置１に対し中央処理装置２やチヤネル３が接続
され、チヤネル３には入出力装置４が接続され、
該入出力装置４から送出されたデータが、データ
バツフア３−１に一時保持されている。そして入
出力装置４が主記憶装置１から必要とするデータ
を求めたり、あるいはデータを格納する場合に
は、チヤネル３に対して中央処理装置２からスタ
ートＩ／Ｏを発生する。これによりチヤネル３は
その命令に応じたチヤネルコマンドワード
（CCW）にもとづき制御を行なうものである。そ
してこのCCWには、例えば読出し指令や書込み
指令の場合には、第２図に示す如く、読出しや書
込みを行なう主記憶装置１の先頭アドレスDAお
よび、読出すべきデータあるいは書込むべきデー
タのバイトカウントBC等がこのCOWに明示され
ている。そしてこのデータのバイト長がチヤネル
３から主記憶装置１に対して１回に送受信できる
最大のデータ転送量を越えている場合にはこれを
最大データ転送量の範囲内で複数回にわけて送受
信しなければならない。

一方主記憶装置１側では、第８図に示す如く、
その記憶領域内に最大転送量毎にバウンダリーが
設けられ、例えば16バイトが最大転送量の主記憶
装置１では、B₁，B₂……の如きバウンダリーが
設けられている。したがつて、一回のデータの送
受信量がそのバウンダリーの範囲内である場合に
はアクセスが一回ですむが、このバウンダリーを
越える部分があるとアクセスを２回行なわなけれ
ばならない。したがつて、第３図に示す如く、矢
印Ｈで示す。アドレス「２」から16バイトのデー
タを格納する場合には、アドレス「２」からアド
レス「15」までにバイトのデータを格納し、そし
てアドレス「16」「17」に残りの２バイトのデー
タを格納しなければならない。それ故、第３図に
おけるアドレス「２」を先頭アドレスとして16バ
イト×３回のデータを格納する場合には、最初に
送出された16バイトについて２回のアクセスを必
要とするのみならず、２回目、３回目に送出され
たデータに対してもそれぞれ２回のアクセスを必
要とし、合計６回ものアクセスを行なわなければ
ならなかつた。

したがつて、このような場合、最初にその先頭
アドレスの存在する領域のバウンダリーまでのデ
ータである14バイトを格納し、次に16バイトを２
回格納し、最後に２バイト格納できるようにすれ
ば４回のアクセスでよい。

したがつて本発明はこのようなことを可能にし
た転送データ方式を提供するものであり、このた
めに本発明の転送データ方式では、データ送受部
と、バウンダリーが設けられた主記憶装置の間に
データをバウンダリーの領域毎に転送するとき、
１回に転送すべきデータ長を決定するデータ長決
定方式において、転送されるデータ長に対するデ
ータ長情報を保持するデータ長保持手段と、主記
憶装置にアクセスすべき先頭アドレスに関するア
ドレス情報を保持する先頭アドレス情報保持手段
と、上記アドレス情報がバウンダリー領域におけ
る何番目に位置するかにもとづき最初に転送すべ
きデータ量を演算すると共に２回目以降の転送す
べきデータ量をバウンダリーの領域のデータ量と
するデータ量演算部と、残存量であるデータ長情
報と転送されたデータ量との差であるデータ量を
演算する最終データ量演算部と、残存量がバウン
ダリーの領域内の量か否かを判別する比較手段
と、切替手段を具備し、上記比較手段により残存
量がバウンダリーの領域より大きいとき上記デー
タ量演算部から出力されるデータ量を切替手段よ
り出力し、領域内のとき最終データ量演算部から
出力されるデータ量を切替手段より出力するよう
に制御して、転送すべき最適データ量を上記切替
手段より出力し、これにより連続的にデータ転送
をするようにしたことを特徴とする。

以下本発明の一実施例を第４図にもとづき説明
する。

図中、５はデータアドレスレジスタ、６はバイ
ト長レジスタ、７は第１演算部、８はエンドアド
レスレジスタ、９は第１比較器、１０は切替回
路、１１は＋１カウンタ、１２はバツフアアドレ
スレジスタ、１３，１４はゲート回路、１５は下
位アドレスレジスタ、１６は第２演算部、１７は
第３演算部、１８は第２比較器、１０は残存バイ
ト長レジスタ、２０はゲート回路である。

データアドレスレジスタ５は主記憶装置１のア
クセスすべき先頭アドレスDAがセツトされ、ま
た、バイト長レジスタ６は主記憶装置１との間で
転送されるべきデータのバイトカウントBCがセ
ツトされる。そしてこれら先頭アドレスDAおよ
びバイトカウンタBCは、第２図に示されるCCW
からセツトされるものである。

第１演算部７は、後述するように、主記憶装置
１に対して格納すべきデータのエンドアドレスを
算出するものであり、この第１演算部７により算
出された上記エンドアドレスは、エンドアドレス
レジスタ８にセツトされる。第１比較器９は、エ
ンドアドレスレジスタ８から伝達されるエンドア
ドレスと、バツフアアドレスレジスタ１２から送
出されるアドレスとを比較して、両者のアドレス
が一致したことを検出し、主記憶装置１に対する
データ格納終了時を検出するものである。

切替回路１０は主記憶装置にアクセスすると
き、１回毎に送出すべきデータ量を出力するもの
で、第２演算部１６の出力と、第３演算部の１７
の出力とのいずれか一方を選択出力するものであ
る。

下位アドレスレジスタ１５は、最初データアド
レスレジスタ５にセツトされた先頭アドレスDA
の下位ビツトDA′がセツトされ、その後「０」が
セツトされるものである。

第２演算部１６は、後述するように、一回に転
送すべきデータ量を演算するものである。

第３演算部１７は、後述するように、最終回に
転送すべきデータ量を演算するものである。

第２比較器１８は、第３演算部１７の出力が、
主記憶装置１のバウンダリー領域内のバイト量よ
り大きいか否かを比較する回路である。

残存バイト長レジスタ１９は、主記憶装置１と
チヤネル３との間に転送すべきデータ量がどれだ
け存在しているかという数量がセツトされるもの
である。

以下本発明における転送データ方式を、(1)主記
憶装置からデータを読出す場合、および(2)主記憶
装置に対してデータを格納する場合についてそれ
ぞれ詳述する。

(1) 主記憶装置からデータを読出す場合、いま、第３図において矢印Ｈで示すアドレス
「２」を先頭アドレスDAとして、主記憶装置
１からデータを16×３＝48バイト読出す場合に
ついて説明する。この場合、先頭アドレスDA
は上記の如く「２」であり、転送すべきデータ
のバイトカウントBCは「48」であり、データ
アドレスレジスタ５にはDA＝２がセツトさ
れ、バイト長レジスタ６にはBC＝48がセツト
される。そして最初は初期パルスによりゲート
回路１３および１４がオンされるので、残存バ
イト長レジスタ１９には、残存バイト長として
「48」がセツトされ、また下位アドレスレジス
タ１５には上記データアドレスレジスタ５にセ
ツトされた先頭アドレスDAの下位ビツト
DA′がセツトされる。この下位ビツトDA′は、
上記先頭アドレスが主記憶装置のバウンダリー
領域における何番目の区分であるかということ
を示すものであり、この場合にはこの下位ビツ
トDA′も「２」である。そして上記起動パルに
より、第２演算部１６は下位アドレスレジスタ
１５にセツトされた下位ビツトDA′の値をスル
ーで第３演算部１７に伝達し、この第３演算部
１７は残存バイト長レジスタ１９にセツトされ
た、残存バイト長BC（＝48）と、この下位アド
レスレジスタ１５にセツトされた値（＝２）を
加算する。この結果が第２比較器１８で、バウ
ンダリー領域のバイト容量Ｎ（この例ではＮ＝
16）と比較され、このバイト容量Ｎより、上記
加算値が大きいことがわかる。（勿論このBC＋
DA′の演算は、第２演算部１６でも可能であ
る。）第２比較器１８は、第３演算部１７から
伝達された値が基準値Ｎより大きいときには、
切替回路１０の出力として第２演算部１６の演
算出力を選択するように制御するとともに、ゲ
ート回路２０を遅延制御し、後述する如く、第
２演算部１６により第１回目のデータ転送量が
算出されたあとで、下位アドレスレジスタ１５
に数値「０」をセツトさせる。

したがつて、主記憶装置１からチヤネルに対
する第１回目のデータ転送量の決定に先立ち、
第３演算部１７でBC＋DAの演算が行なわれ、
これがＮより大きいことがわかる。この結果、
第２演算部１６で、０−DAの演算が行なわれ
る。この結果０−２は、４ビツト、２進表示で
「0000−0010」は、「0000＋1101＋１＝1110」と
なり、第２演算部１６より10進数「14」が得ら
れる。そしてこの「14」が切替回路１０を経由
して、第１回目に主記憶装置１から読出される
べきデータ長は14バイトという数値が得られ
る。この「14」は第３演算部１７において残存
バイト長レジスタ１９にセツトされた10進数
「48」と減算され「48−14＝34」となり、16よ
りも大きいので、今度は上記下位アドレスレジ
スタ１５に「０」がセツトされる。このとき上
記「34」が残存バイト長レジスタ１９にセツト
されるものである。そして第２演算部１６に、
上記と同様にして減算、即ち「0000−0000」が
実行される。そしてこれは、「0000＋1111＋１
＝10000」となり、第２演算部１６から10進数
「16」が得られ、第２回目のデータ転送量とし
て16バイトであることを得る。この「16」は第
３演算部１７で残存バイト長レジスタ１９にセ
ツトされた「84」を減算して「18」が得られ
る。この「18」もＮすなわち「16」よりも大き
いので、上記第２回目のデータ転送量と算出の
場合と同様な演算が行なわれ、第３回目のデー
タ転送量として16バイトであるこをが切替回路
１０から出力される。しかし第３演算部では
「18−16＝２」となり、その演算結果がＮつま
り「16」よりも小さいので、第４回目のデータ
転送量としては、上記演算結果の「２」がセツ
トされた残存バイト長レジスタ１９からの出力
が切替回路１０から得られることになる。この
結果、第３図における矢印Ｈで示されるアドレ
ス「２」を先頭アドレスとして48バイトのデー
タを主記憶装置１から読出す場合には、第１回
目に14バイト、第２回目に16バイト、第３回目
に16バイト、第４回目に２バイトづつデータを
転送することにより、第１回目乃至第３回目ま
ではバウンダリー領域までの、きわめて効率的
なデータ転送を行なうことができる。

この結果を要約すれば、CCWのBCとメモリ
先頭アドレスの下位ビツトDA′を加算してＮバ
イトバウンダリーを越えたときには、Ｎバイト
バウンダリーまでのデータ量DLは、DL＝０−
DA′で表わされ、Ｎバイトバウンダリーを越え
ないときは、データ転送量DL′はDL′＝BCとし
て決定することができる。

(2) 主記憶装置に対してデータを格納する場合、例えば、第１図において、チヤネル３には、
入出力装置４等から送出されたデータを一時的
に保持するためにデータバツフ３−１を具備し
ている。そして、このデータバツフア３−１に
一時的にセツトされたデータを主記憶装置１に
格納する場合でも、第２図に示すCCWでは、
その格納すべきデータ長をバイトカウントBC
および、格納すべき主記憶装置１の先頭アドレ
スDAが指示される。このとき、データバツフ
ア３−１の最終アドレスにデータセツトしたと
きに、該データバツフア３−１のデータセツト
が完了した場合には、主記憶装置１に格納する
場合には、Ｎバイトバウンダリーまでのデータ
量DLはDL＝０−DAで表わされる。そしてこ
れは、上記(1)の場合と同様に第２演算部１６で
演算され、その結果が切替回路１０を経由して
出力される。しかしながら、データバツフア３
−１にデータセツトが完了したとき、その最終
的にセツトしたデータバツフア３−１のアドレ
スがBFAの場合には、Ｎバイトバウンダリー
までのデータ量DLはDL＝０−DAで表わされ
るとともに、このＮバイトバウンダリーまでの
データをデータバツフア３−１から読出したと
きの最終アドレスBFA₀は、BFA₀＝BFA−
DAである。このようにしてまずＮバイトバウ
ンダリーまでのデータを格納し、次いで上記(1)
と同様にＮバイトづつデータを効率的に格納す
ることができる。

そしてチヤネル３から主記憶装置１に対して
バイトカウントBCに規定したデータ長だけデ
ータ量を転送したか否かは、エンドアドレスレ
ジスタ８にセツトされたエンドアドレスと、第
３演算部１７の演算結果がＮ以下になつたあと
のバツフアアドレスレジスタ１２におけるデー
タバツフアアドレスを比較することにより判定
することができる。即ち、バイト長レジスタ６
にセツトされているバイトカウントBCの下位
ビツトBC′と、データアドレスレジスタ５にセ
ツトされている先頭アドレスDAの下位ビツト
DA′を第１演算部７により加算して得られたエ
ンドアドレス＝BC′＋DA′をエンドアドレスレ
ジスタ８にセツトし、これを第１比較器９によ
り、バツフアアドレスレジスタ１２におけるデ
ータバツフア３−１に対するデータバツフアア
ドレスと比較する。この第１比較器９は、第３
演算部１７の演算結果がＮ以下になつたとき、
これを表示する第２比較器１８の出力信号によ
り動作状態となる。そしてこのときエンドアド
レスレジスタ８にセツトされた値と、＋１カウ
ンタ１１により順次更新されている。バツフア
アドレスレジスタ１２におけるデータバツフア
アドレスとが一致したとき、第１比較器９はバ
ツフアエンド信号を発生し、規定量のデータ
が、データバツフア３−１から送出されて主記
憶装置１に格納されたことを報告する。このよ
うにして主記憶装置にデータを格納する場合も
効率よく行なうことができる。

以上説明の如く、本発明によれば、主記憶装置
にアクセスする場合、転送時に不必要なページク
ロスを発生しないようにデータレングスを決定す
ることが可能になるので、効率よくこれを行なう
ことができる。

なお、上記の説明では主記憶装置とチヤネルと
の間のデータ転送について説明したが、勿論本発
明はこれのみに限定されるものではなく、例えば
主記憶装置と中央処理装置との間のデータ転送等
にも適当できるものである。

【図面の簡単な説明】

第１図はデータ処理装置の概略図、第２図は
CCWの説明図、第３図は主記憶装置の説明図、
第４図は本発明の一実施例構成を示す。図中、１は主記憶装置、２は中央処理装置、３
はチヤネル、４は入出力装置、５はデータアドレ
スレジスタ、６はバイト長レジスタ、７は第１演
算部、８はエンドアドレスレジスタ、９は第１比
較器、１０は切替回路、１１は＋１カウンタ、１
２はバツフアアドレスレジスタ、１３，１４はゲ
ート回路、１５は下位アドレスレジスタ、１６は
第２演算部、１７は第３演算部、１８は第２比較
器、１９は残存バイト長レジスタ、２０はゲート
回路をそれぞれ示す。

Claims

【特許請求の範囲】１データ送受部と、バウンダリーが設けられた
主記憶装置の間にデータをバウンダリーの領域毎
に転送するとき、１回に転送すべきデータ長を決
定するデータ長決定方式において、転送されるデータ長に対するデータ長情報を保
持するデータ長保持手段と、主記憶装置にアクセ
スすべき先頭アドレスに関するアドレス情報を保
持する先頭アドレス情報保持手段と、上記アドレ
ス情報がバウンダリー領域における何番目に位置
するかにもとづき最初に転送すべきデータ量を演
算すると共に２回目以降の転送すべきデータ量を
バウンダリーの領域のデータ量とするデータ量演
算部と、残存量であるデータ長情報と転送された
データ量との差であるデータ量を演算する最終デ
ータ量演算部と、残存量がバウンダリーの領域内
の量か否かを判別する比較手段と、切替手段を具
備し、上記比較手段により残存量がバウンダリー
の領域より大きいとき上記データ量演算部から出
力されるデータ量を切替手段より出力し、領域内
のとき最終データ量演算部から出力されるデータ
量を切替手段より出力するように制御して、転送
すべき最適データ量を上記切替手段より出力し、
これにより連続的にデータ転送をするようにした
ことを特徴とする転送データ方式。