JPS6370442A - 多層配線基板 - Google Patents
多層配線基板Info
- Publication number
- JPS6370442A JPS6370442A JP21535986A JP21535986A JPS6370442A JP S6370442 A JPS6370442 A JP S6370442A JP 21535986 A JP21535986 A JP 21535986A JP 21535986 A JP21535986 A JP 21535986A JP S6370442 A JPS6370442 A JP S6370442A
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- Japan
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- layer
- metal layer
- insulating
- signal
- insulating layer
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- Production Of Multi-Layered Print Wiring Board (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は多層配線基板の改良に関し、より詳細には半導
体集積回路素子を搭載するための多層配線基板の改良に
関するものである。
体集積回路素子を搭載するための多層配線基板の改良に
関するものである。
従来、半導体集積回路素子を搭載するための多層配線基
板は配線パターンが銀−パラジウム、タングステンもし
くはモリブデン等の導体ペーストをスクリーン印刷し、
焼成して形成するという厚膜生成技術が主であったが、
最小約１００μｍの導体幅のため集積回路の高密度化傾
向に適さなくなってきた。そこで真空蒸着、スパッタリ
ング等の薄膜生成技術及びエツチング技術を基板上の微
細な配線パターンの形成に適用すると導体幅が約２５μ
ｍまで小さくでき、高密度で微細な配線パターンを有し
た多層配線基板が得られるようになった。
板は配線パターンが銀−パラジウム、タングステンもし
くはモリブデン等の導体ペーストをスクリーン印刷し、
焼成して形成するという厚膜生成技術が主であったが、
最小約１００μｍの導体幅のため集積回路の高密度化傾
向に適さなくなってきた。そこで真空蒸着、スパッタリ
ング等の薄膜生成技術及びエツチング技術を基板上の微
細な配線パターンの形成に適用すると導体幅が約２５μ
ｍまで小さくでき、高密度で微細な配線パターンを有し
た多層配線基板が得られるようになった。
加うるに、半導体集積回路素子の高速化に伴い、前記配
線パターンの絶縁層は低誘電率であることが要求される
。
線パターンの絶縁層は低誘電率であることが要求される
。
即ち、線路を伝わる信号の伝搬遅延（Ｔｐｄ）はＴｐｄ
＝（１）Ｃｏ）ノＴＴ Ｌ ｃｏ＝光の速度 εｒ：誘電体の比誘電率 Ｌ：線路の長さ で表わされ、そこでＴｐｄを小さくし、信号の伝搬速度
を高めるためには誘電率の低い物質を絶縁体として用い
る必要があり、例えばポリイミド、ブタジェンゴム等の
有機高分子は２．５〜３．５の低い誘電率を示し、この
点優れている。
＝（１）Ｃｏ）ノＴＴ Ｌ ｃｏ＝光の速度 εｒ：誘電体の比誘電率 Ｌ：線路の長さ で表わされ、そこでＴｐｄを小さくし、信号の伝搬速度
を高めるためには誘電率の低い物質を絶縁体として用い
る必要があり、例えばポリイミド、ブタジェンゴム等の
有機高分子は２．５〜３．５の低い誘電率を示し、この
点優れている。
そこで、これらの有機高分子を絶縁層として使用し、真
空蒸着、スパッタリング等の薄膜生成技術及びエツチン
グ技術により微細な配線パターンを形成した多層配線基
板は高速デバイス用の半導体素子収納用パフケージ等に
好適に使用されるようになってきている。
空蒸着、スパッタリング等の薄膜生成技術及びエツチン
グ技術により微細な配線パターンを形成した多層配線基
板は高速デバイス用の半導体素子収納用パフケージ等に
好適に使用されるようになってきている。
第３図は従来の多層配線基板を高速デバイス用の半導体
素子収納用パッケージに適用した場合の要部構造を一部
切断して示す斜視図であり、第４図は第１図のＸ−Ｘ線
断面図である。
素子収納用パッケージに適用した場合の要部構造を一部
切断して示す斜視図であり、第４図は第１図のＸ−Ｘ線
断面図である。
図において、１１はアルミナセラミックス等の電気絶縁
材料から成る基板であり、その上面にグランド層または
電源層として使用される金属層１３及び信号層１４が絶
縁１１２を介し積層されている。
材料から成る基板であり、その上面にグランド層または
電源層として使用される金属層１３及び信号層１４が絶
縁１１２を介し積層されている。
前記金属層１３及び信号層１４はその眉間に所定の誘電
率を有する絶縁層１２を配することによって信号の導出
入配線を分布定数回路とし、インピーダンスの不整合に
よる信号の反射、減衰を防止し、信号に波形歪等が発生
するのを小となすようになっている。
率を有する絶縁層１２を配することによって信号の導出
入配線を分布定数回路とし、インピーダンスの不整合に
よる信号の反射、減衰を防止し、信号に波形歪等が発生
するのを小となすようになっている。
前記絶縁層１２はポリイミド、ブタジェンゴム等の誘電
率が２．５〜３．５の有機高分子から成り、スピンナー
法、スプレー法、印刷法等によって絶縁基板１１上に被
着される。
率が２．５〜３．５の有機高分子から成り、スピンナー
法、スプレー法、印刷法等によって絶縁基板１１上に被
着される。
また前記金属層１３は銅（Ｃｕ）、金（Ａｕ）、アルミ
ニウム（ＡＩ）等の金属から成り、真空蒸着、スパッタ
リング等の薄膜生成技術により絶縁基板１１上の絶縁層
１２上面にその略全面にわたって被着形成され、信号層
１４は金属Ｎ１３と同様にして薄膜生成技術及びエツチ
ング技術により金属層１３の上部で絶縁層１２を介在さ
せて所定形状の微細な配線パターンに形成される。
ニウム（ＡＩ）等の金属から成り、真空蒸着、スパッタ
リング等の薄膜生成技術により絶縁基板１１上の絶縁層
１２上面にその略全面にわたって被着形成され、信号層
１４は金属Ｎ１３と同様にして薄膜生成技術及びエツチ
ング技術により金属層１３の上部で絶縁層１２を介在さ
せて所定形状の微細な配線パターンに形成される。
しかし乍ら、この従来の半導体素子収納用パッケージは
グランド層または電源層として使用される金属層が絶縁
基板の上面に設けた絶縁層上にその略全面にわたって被
着形成されていることから絶縁層を硬化させるために熱
処理を行った場合、絶縁層より発生するガスの揮散が前
記金属層によて遮断され、金属層の下部にガスの溜りを
形成して絶縁層にフクレを発生してしまい、その結果、
微細配線パターンに形成された信号層が前記フクレによ
る応力によって断線を生じ、半導体素子収納用パッケー
ジとしての機能を喪失するという欠点を有していた。
グランド層または電源層として使用される金属層が絶縁
基板の上面に設けた絶縁層上にその略全面にわたって被
着形成されていることから絶縁層を硬化させるために熱
処理を行った場合、絶縁層より発生するガスの揮散が前
記金属層によて遮断され、金属層の下部にガスの溜りを
形成して絶縁層にフクレを発生してしまい、その結果、
微細配線パターンに形成された信号層が前記フクレによ
る応力によって断線を生じ、半導体素子収納用パッケー
ジとしての機能を喪失するという欠点を有していた。
本発明は上記欠点に鑑み案出されたもので、その目的は
絶縁層から発生するガスの揮散を良好とし、半導体素子
収納用パッケージ等の機能に支障を来すような信号層の
断線を皆無となした高信頼性の多層配線基板を提供する
ことにある。
絶縁層から発生するガスの揮散を良好とし、半導体素子
収納用パッケージ等の機能に支障を来すような信号層の
断線を皆無となした高信頼性の多層配線基板を提供する
ことにある。
本発明は絶縁基板上に薄膜生成技術によりグランド層も
しくは電源層としての金属層と信号層とを絶縁層を介し
て積層して成る多層配線基板において、前記金属層を空
隙率が５乃至８０χのメツシュ状となしたことを特徴と
するものである。
しくは電源層としての金属層と信号層とを絶縁層を介し
て積層して成る多層配線基板において、前記金属層を空
隙率が５乃至８０χのメツシュ状となしたことを特徴と
するものである。
次に、本発明を第１図及び第２図に示す実施例に基づき
詳細に説明する。
詳細に説明する。
第１図は本発明の多層配線基板を高速デバイス用の半導
体素子収納用パッケージに適用した場合の要部構造を一
部切断して示す斜視図であり、第２図は第１図のＹ−Ｙ
４％断面図である。
体素子収納用パッケージに適用した場合の要部構造を一
部切断して示す斜視図であり、第２図は第１図のＹ−Ｙ
４％断面図である。
図において、１はアルミナセラミックス等の電気絶縁材
料から成る基板であり、その上面にグランド層もしくは
電源フとして使用される金属Ｎ３と信号層４が絶縁層２
を介し積層されている。
料から成る基板であり、その上面にグランド層もしくは
電源フとして使用される金属Ｎ３と信号層４が絶縁層２
を介し積層されている。
前記絶縁基板１はアルミナ（ＡｌｚＯａ） 、シリカ（
ＳｉＯ□）等のセラミック原料粉末に適当な溶剤、溶媒
を添加混合して泥漿物を作り、これを従来周知のドクタ
ーブレード法によりシート状となすとともに高温で焼成
することによって形成される。
ＳｉＯ□）等のセラミック原料粉末に適当な溶剤、溶媒
を添加混合して泥漿物を作り、これを従来周知のドクタ
ーブレード法によりシート状となすとともに高温で焼成
することによって形成される。
また前記絶縁基板１の上面には絶縁層２を介して金属層
３が被着形成されており、該金属層３はグランド層もし
くは電源層として作用し、後述する信号層４とで信号の
渾出入配線を分布定数回路となし、インピーダンスの不
整合による信号の反射、減衰等を防止し、信号に波形歪
等が発生するのを小となす。
３が被着形成されており、該金属層３はグランド層もし
くは電源層として作用し、後述する信号層４とで信号の
渾出入配線を分布定数回路となし、インピーダンスの不
整合による信号の反射、減衰等を防止し、信号に波形歪
等が発生するのを小となす。
前記金属層３は金（Ａｕ）、銅（Ｃｕ）、アルミニウム
（ＡＩ）等の金属から成り、真空蒸着、スパッタリング
等の薄膜生成技術により形成される。
（ＡＩ）等の金属から成り、真空蒸着、スパッタリング
等の薄膜生成技術により形成される。
前記金属層３の上面には絶縁層２を介して信号層４が被
着形成されており、該信号層４は内部に収納する半導体
素子（不図示）の各電極を外部回路に接続する作用を為
す。
着形成されており、該信号層４は内部に収納する半導体
素子（不図示）の各電極を外部回路に接続する作用を為
す。
前記信号層４は絶縁基板１の上面中央部より外周部にか
けて多数放射状に設けられており、各信号層４の絶縁基
板１の上面中央部に位置する部位には半導体素子の各電
極がボンディングワイヤを介して接続され、また絶縁基
板１の外周部に位置する部位には外部リード端子（不図
示）が接合される。これにより外部リード端子を外部回
路に接続すると内部に収納する半導体素子の各電）ｊは
ボンディングワイヤ及び信号層４を介し外部回路に接続
されることとなる。
けて多数放射状に設けられており、各信号層４の絶縁基
板１の上面中央部に位置する部位には半導体素子の各電
極がボンディングワイヤを介して接続され、また絶縁基
板１の外周部に位置する部位には外部リード端子（不図
示）が接合される。これにより外部リード端子を外部回
路に接続すると内部に収納する半導体素子の各電）ｊは
ボンディングワイヤ及び信号層４を介し外部回路に接続
されることとなる。
前記信号層４は金（Ａｕ） 、 ｌｉ’ｌ （Ｃｕ）
、アルミニウム（Ａ１）等の金属から成り、真空蒸着、
スパッタリング等の薄膜生成技術及びエツチング技術に
より金属層３の上部に絶縁層２を介して形成される。
、アルミニウム（Ａ１）等の金属から成り、真空蒸着、
スパッタリング等の薄膜生成技術及びエツチング技術に
より金属層３の上部に絶縁層２を介して形成される。
また前記絶！！基板１の上面で金属層３と信号層４とを
絶縁するように配された絶縁層２はイ３号伝搬速度を高
めるために誘電率の低い物質、例えばポリイミドやブタ
ジェンゴム等の誘電率が２．５〜３．５の有機高分子か
ら成り、スピンナー法やスプレー法等により絶縁基板１
上に被着され、約３５０℃に加熱することによって硬化
される。
絶縁するように配された絶縁層２はイ３号伝搬速度を高
めるために誘電率の低い物質、例えばポリイミドやブタ
ジェンゴム等の誘電率が２．５〜３．５の有機高分子か
ら成り、スピンナー法やスプレー法等により絶縁基板１
上に被着され、約３５０℃に加熱することによって硬化
される。
かくして絶縁基板１の上面中央部に半導体素子を搭載す
るとともに半導体素子の各電極を信号層４の夫々にボン
ディングワイヤを介し接続し、しかる後、絶縁基板１の
上面に半導体素子を内部に収納する如く椀状の蓋体を取
着し、かつ各信号層４に外部リード端子を接合すること
によって高速デバイス用の半導体装五が完成する。
るとともに半導体素子の各電極を信号層４の夫々にボン
ディングワイヤを介し接続し、しかる後、絶縁基板１の
上面に半導体素子を内部に収納する如く椀状の蓋体を取
着し、かつ各信号層４に外部リード端子を接合すること
によって高速デバイス用の半導体装五が完成する。
本発明の多層配線基板においてはグランド層もしくは電
源層として使用される金属層を空隙率が５乃至８０χの
メツシュ状となすことが重要である。
源層として使用される金属層を空隙率が５乃至８０χの
メツシュ状となすことが重要である。
このため第１図及び第２図に示すように金属層３には多
数の穴部３ａが設けられておりメツシュ状となしである
。このように金属層３に穴部３ａを設け、メソシュ状と
なすと絶縁層２を熱処理し硬化させる際、絶縁層２より
ガスが発生したとしても該ガスは前記金属層３の穴部３
ａを介して揮敗し、金属Ｎ３のＦ部にガスの溜りを形成
して絶縁層２にラクレを発生７ることは一切なく、該フ
クレの応力に起因して信号層４に断線を発生させること
も皆無となる。
数の穴部３ａが設けられておりメツシュ状となしである
。このように金属層３に穴部３ａを設け、メソシュ状と
なすと絶縁層２を熱処理し硬化させる際、絶縁層２より
ガスが発生したとしても該ガスは前記金属層３の穴部３
ａを介して揮敗し、金属Ｎ３のＦ部にガスの溜りを形成
して絶縁層２にラクレを発生７ることは一切なく、該フ
クレの応力に起因して信号層４に断線を発生させること
も皆無となる。
尚、前記メツシュ状の金属層３はその空隙率が５χ未満
であると絶縁層２が発生するガスを良好に揮散させるこ
とができなくなり、絶縁層２にガスの溜りによるフクレ
を発生してしまう。また８ｏｚ以上になると信号の導出
入配線を分布定数回路となすことが困難となり、インピ
ーダンスの不整合による信号の反射、減衰によって信号
に波形歪を起こし好ましくない。従って金属層３はその
空隙率が５乃至８０Ｘの範囲に特定される。
であると絶縁層２が発生するガスを良好に揮散させるこ
とができなくなり、絶縁層２にガスの溜りによるフクレ
を発生してしまう。また８ｏｚ以上になると信号の導出
入配線を分布定数回路となすことが困難となり、インピ
ーダンスの不整合による信号の反射、減衰によって信号
に波形歪を起こし好ましくない。従って金属層３はその
空隙率が５乃至８０Ｘの範囲に特定される。
本発明の絶縁基板上に薄膜生成技術によりグランド層も
しくは電源層としての金属層と信号層とを絶縁層を介し
て積層して成る多層配線基板においては、金属層を空隙
率が５乃至８ｏｚのメソシュ状と成したことから絶縁層
の加熱硬化時に発生するガスは前記メツシュ状金属層の
穴部を介して良好に揮散され、金属層の下部に溜まって
フクレを生じることは一切なく、該フクレの応力によっ
て信号層が断線することもない。これによって、本発明
の多層配線基板は信号層に断線がない極めて高品質のも
のとなすことが可能となる。
しくは電源層としての金属層と信号層とを絶縁層を介し
て積層して成る多層配線基板においては、金属層を空隙
率が５乃至８ｏｚのメソシュ状と成したことから絶縁層
の加熱硬化時に発生するガスは前記メツシュ状金属層の
穴部を介して良好に揮散され、金属層の下部に溜まって
フクレを生じることは一切なく、該フクレの応力によっ
て信号層が断線することもない。これによって、本発明
の多層配線基板は信号層に断線がない極めて高品質のも
のとなすことが可能となる。
第１図は本発明の多層配線基板を高速デバイス用の半導
体素子収納用パッケージに適用した場合の要部構造を一
部切断して示す斜視図、第２図は第１図のＹ−Ｙ線断面
図、第３図は従来の多層配線基板を高速デバイス用の半
導体素子収納用パッケージに適用した場合の要部構造を
一部切断して示す斜視図、第４図は第３図のＸ−Ｘ線断
面図である。 １：絶縁基板 ２：絶縁層 ３：金属Ｎ ４：信号層 第８図 ！３ 第４図
体素子収納用パッケージに適用した場合の要部構造を一
部切断して示す斜視図、第２図は第１図のＹ−Ｙ線断面
図、第３図は従来の多層配線基板を高速デバイス用の半
導体素子収納用パッケージに適用した場合の要部構造を
一部切断して示す斜視図、第４図は第３図のＸ−Ｘ線断
面図である。 １：絶縁基板 ２：絶縁層 ３：金属Ｎ ４：信号層 第８図 ！３ 第４図
Claims (1)
- 絶縁基板上に薄膜生成技術によりグランド層もしくは
電源層としての金属層と信号層とを絶縁層を介して積層
して成る多層配線基板において、前記金属層を空隙率が
５乃至８０％のメッシュ状となしたことを特徴とする多
層配線基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21535986A JPS6370442A (ja) | 1986-09-11 | 1986-09-11 | 多層配線基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21535986A JPS6370442A (ja) | 1986-09-11 | 1986-09-11 | 多層配線基板 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6370442A true JPS6370442A (ja) | 1988-03-30 |
Family
ID=16670987
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21535986A Pending JPS6370442A (ja) | 1986-09-11 | 1986-09-11 | 多層配線基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6370442A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09116091A (ja) * | 1995-10-17 | 1997-05-02 | Hitachi Ltd | 混成集積回路装置 |
| EP0880179A3 (en) * | 1997-05-20 | 1999-06-02 | Fujitsu Limited | Venting hole designs for multilayer conductor-dielectric structures |
| US6448641B2 (en) * | 1999-03-19 | 2002-09-10 | Industrial Technology Research Institute | Low-capacitance bonding pad for semiconductor device |
| WO2024106239A1 (ja) * | 2022-11-18 | 2024-05-23 | 株式会社村田製作所 | コンデンサ素子 |
-
1986
- 1986-09-11 JP JP21535986A patent/JPS6370442A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09116091A (ja) * | 1995-10-17 | 1997-05-02 | Hitachi Ltd | 混成集積回路装置 |
| EP0880179A3 (en) * | 1997-05-20 | 1999-06-02 | Fujitsu Limited | Venting hole designs for multilayer conductor-dielectric structures |
| US6106923A (en) * | 1997-05-20 | 2000-08-22 | Fujitsu Limited | Venting hole designs for multilayer conductor-dielectric structures |
| US6448641B2 (en) * | 1999-03-19 | 2002-09-10 | Industrial Technology Research Institute | Low-capacitance bonding pad for semiconductor device |
| WO2024106239A1 (ja) * | 2022-11-18 | 2024-05-23 | 株式会社村田製作所 | コンデンサ素子 |
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