JPS6041853B2 - 電子回路装置 - Google Patents
電子回路装置Info
- Publication number
- JPS6041853B2 JPS6041853B2 JP53079896A JP7989678A JPS6041853B2 JP S6041853 B2 JPS6041853 B2 JP S6041853B2 JP 53079896 A JP53079896 A JP 53079896A JP 7989678 A JP7989678 A JP 7989678A JP S6041853 B2 JPS6041853 B2 JP S6041853B2
- Authority
- JP
- Japan
- Prior art keywords
- electronic component
- main surface
- electronic circuit
- metal layer
- circuit device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
- H10W70/01—Manufacture or treatment
- H10W70/05—Manufacture or treatment of insulating or insulated package substrates, or of interposers, or of redistribution layers
- H10W70/093—Connecting or disconnecting other interconnections thereto or therefrom, e.g. connecting bond wires or bumps
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
- H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/071—Connecting or disconnecting
- H10W72/073—Connecting or disconnecting of die-attach connectors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/90—Bond pads, in general
- H10W72/941—Dispositions of bond pads
- H10W72/9413—Dispositions of bond pads on encapsulations
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/10—Configurations of laterally-adjacent chips
Landscapes
- Wire Bonding (AREA)
Description
【発明の詳細な説明】
本発明は電子回路装置に関し、とくに放熱効果の大な
るハイパワーの高密度実装薄形電子回路装置を歩留り良
く製造できる構造を提供するものである。
るハイパワーの高密度実装薄形電子回路装置を歩留り良
く製造できる構造を提供するものである。
ポリイミドフィルムとメタルフレームを組合せた多層
配線構造によるLSI高密度実装技術を本出願人はすで
に提案している。
配線構造によるLSI高密度実装技術を本出願人はすで
に提案している。
すなわち、これは高密度実装を実現するために、薄型耐
熱性絶縁フィルム上に形成された微細スルーホール(貫
通孔)を介してフィルムの一方の主面に接着されたLS
I電極パッドとフィルムの他方の主面に形成された配線
を直接接続するワイヤレスボンディング技術を用い、さ
らに多層配線とするためにフィルムの一方の主面に形成
されたメタルフレームを用いたもので、最小線幅、間隔
が50μ程度とてき、LSIチップ上でも配線形成を可
能にしたもので、高密度でかつ極めて薄い小型の電子回
路実装体を実現したものである。この従来の装置を第1
図に示す。 第1図においてポリイミドフィルム等の絶
縁樹脂フィルム1の第1主面上に形成された導体配線3
と1の第2の主面に接着層6により電子部品(たとえば
半導体集積回路素子)4が取付けられており、更に4の
表面電極5は1に形成された貫通孔2を介して3と電気
的に接続がなされ高密度1実装薄形電子回路装置が構成
されている。
熱性絶縁フィルム上に形成された微細スルーホール(貫
通孔)を介してフィルムの一方の主面に接着されたLS
I電極パッドとフィルムの他方の主面に形成された配線
を直接接続するワイヤレスボンディング技術を用い、さ
らに多層配線とするためにフィルムの一方の主面に形成
されたメタルフレームを用いたもので、最小線幅、間隔
が50μ程度とてき、LSIチップ上でも配線形成を可
能にしたもので、高密度でかつ極めて薄い小型の電子回
路実装体を実現したものである。この従来の装置を第1
図に示す。 第1図においてポリイミドフィルム等の絶
縁樹脂フィルム1の第1主面上に形成された導体配線3
と1の第2の主面に接着層6により電子部品(たとえば
半導体集積回路素子)4が取付けられており、更に4の
表面電極5は1に形成された貫通孔2を介して3と電気
的に接続がなされ高密度1実装薄形電子回路装置が構成
されている。
本電子回路装置の問題点は、半導体チップ、チップ抵抗
等の電子部品4が熱伝導率の低い絶縁樹脂フィルム1に
固着されているために放熱効果が悪く信頼性の低下をき
たし、特にパワー素子を用いたハイ・パワーの高密度実
装薄形電子回路の実現が困難であつた。 従来、この問
題解決策として第1図に示す如く前記電子部品4のヒー
トシンクとなる金属層7を電子部品基体部か接着層6に
至る領域に蒸着等により形成し、電子部品の放熱効果を
高める試みが行なわれている。
等の電子部品4が熱伝導率の低い絶縁樹脂フィルム1に
固着されているために放熱効果が悪く信頼性の低下をき
たし、特にパワー素子を用いたハイ・パワーの高密度実
装薄形電子回路の実現が困難であつた。 従来、この問
題解決策として第1図に示す如く前記電子部品4のヒー
トシンクとなる金属層7を電子部品基体部か接着層6に
至る領域に蒸着等により形成し、電子部品の放熱効果を
高める試みが行なわれている。
しかるにこの方法には、(1)ヒートシンクとなる金属
層の面積は実装電子回路装置の平面面積に制限され大き
な放熱効果を得ることができない。
層の面積は実装電子回路装置の平面面積に制限され大き
な放熱効果を得ることができない。
(2)第2図aに示す如く、絶縁樹脂フィルム1の裏面
上の絶縁接着層6の表面と電子部品4の基体部の裏面間
の段差が大きい為に、電子部品4の端部8において蒸着
金属層7が段切れを起こし、発熱体となる電子部品4と
ヒートシンクとなる蒸着金属層7を効果的に接続する事
が困難である。
上の絶縁接着層6の表面と電子部品4の基体部の裏面間
の段差が大きい為に、電子部品4の端部8において蒸着
金属層7が段切れを起こし、発熱体となる電子部品4と
ヒートシンクとなる蒸着金属層7を効果的に接続する事
が困難である。
(3)実装する複数の電子部品基体部相互の絶縁の為に
はマスク蒸着、又は全面蒸着後のフォトエッチに依り金
属層7のパターン形式が必要であるが、前述の如く段差
が大である為に精度良くパターンを形成する事が困難で
ある。
はマスク蒸着、又は全面蒸着後のフォトエッチに依り金
属層7のパターン形式が必要であるが、前述の如く段差
が大である為に精度良くパターンを形成する事が困難で
ある。
(4)第2図bのごとく、絶縁樹脂フィルムにピンホー
ル9が存在する場合は金属導体配線3と蒸着金属層7が
短絡し、所望の電気特性を有する薄形電子回路を得る事
が出来ない。
ル9が存在する場合は金属導体配線3と蒸着金属層7が
短絡し、所望の電気特性を有する薄形電子回路を得る事
が出来ない。
本発明はこのような問題に鑑み、放熱効果が極めてすぐ
れたかつ放熱用金属層を容易にかつ歩留り良く得ること
のてきる電子回路装置を実現したもので、本発明の構成
を第3図に示す実施例を用いて説明する。
れたかつ放熱用金属層を容易にかつ歩留り良く得ること
のてきる電子回路装置を実現したもので、本発明の構成
を第3図に示す実施例を用いて説明する。
第3図において外部リードを兼用するステンレス、ニッ
ケル、コバール等の金属よりなる金属枠。
ケル、コバール等の金属よりなる金属枠。
体(図示せず)によつて支えられた耐熱性絶縁樹脂フィ
ルム、本実施例においてはポリイミドフィルム1の第1
の主面に導体配線3が形成されている。同フィルムの第
2の主面にFEP等の接着層6に依り電子部品、本例に
おいてはLSIチップ4が接着固定されている。このチ
ップ4はたとえば電力用の素子である。ここで導体配線
3はCrlCu.Al等の金属よりなる。又電子部品と
してはLSIチップの他にチップ抵抗、チップコンデン
サ及びトランジスタチップ等もしばしば用いられるる。
更に前記?Iチップ4の表面電極5と前記導体配線3は
、ポリイミドフィルムの一部にフォトエッチ、プラズマ
エッチ等で形成した貫通孔を介して電気的接続がなされ
ている。なお、この貫通孔2は図のごとくテーパー状を
なし、電気的接続の断線を起りにくくし、信頼性を高め
ている。4″はたとえば他のLSIチップあるいは他の
電子部品である。
ルム、本実施例においてはポリイミドフィルム1の第1
の主面に導体配線3が形成されている。同フィルムの第
2の主面にFEP等の接着層6に依り電子部品、本例に
おいてはLSIチップ4が接着固定されている。このチ
ップ4はたとえば電力用の素子である。ここで導体配線
3はCrlCu.Al等の金属よりなる。又電子部品と
してはLSIチップの他にチップ抵抗、チップコンデン
サ及びトランジスタチップ等もしばしば用いられるる。
更に前記?Iチップ4の表面電極5と前記導体配線3は
、ポリイミドフィルムの一部にフォトエッチ、プラズマ
エッチ等で形成した貫通孔を介して電気的接続がなされ
ている。なお、この貫通孔2は図のごとくテーパー状を
なし、電気的接続の断線を起りにくくし、信頼性を高め
ている。4″はたとえば他のLSIチップあるいは他の
電子部品である。
更にポリイミドフィルム1の第2の主面ならびにLSI
チップ4,4″の側面に絶縁樹脂層10例えばシリコー
ンゴム又はエポキシ樹脂等を形成する。
チップ4,4″の側面に絶縁樹脂層10例えばシリコー
ンゴム又はエポキシ樹脂等を形成する。
本実施例に於いては、絶縁樹脂層10をLSIチップ4
,4″の基体側面部、LSIチップ4″の基ノ体裏面及
びポリイミドフィルム1の第1の主面の金属導体配線3
に対応する第2主面上の接着層6表面に設けてある。次
に絶縁樹脂層6形成後、LSIチップ4及び4″のヒー
トシンクとして用いる蒸着金属層7:を、A1、Cu等
の金属で蒸着形成する。
,4″の基体側面部、LSIチップ4″の基ノ体裏面及
びポリイミドフィルム1の第1の主面の金属導体配線3
に対応する第2主面上の接着層6表面に設けてある。次
に絶縁樹脂層6形成後、LSIチップ4及び4″のヒー
トシンクとして用いる蒸着金属層7:を、A1、Cu等
の金属で蒸着形成する。
本実施例に於いては7の厚みは2〜5μ瓦程度である。
尚、蒸着金属層7を形成する前にLSIチップ基体の露
出部分にCr等の導電性金属をメッキする事に依り、チ
ップ4の基体部と7の接続をより良好”に行なえる。こ
こでLSIチップ4の基体端部8に注目すると、絶縁樹
脂10を設けた事に依り、蒸着金属層7の段切れを回避
でき、1−SIチップ4即ち発熱体と蒸着金属層7即ち
ヒートシンクを効果的に接続出来る。
尚、蒸着金属層7を形成する前にLSIチップ基体の露
出部分にCr等の導電性金属をメッキする事に依り、チ
ップ4の基体部と7の接続をより良好”に行なえる。こ
こでLSIチップ4の基体端部8に注目すると、絶縁樹
脂10を設けた事に依り、蒸着金属層7の段切れを回避
でき、1−SIチップ4即ち発熱体と蒸着金属層7即ち
ヒートシンクを効果的に接続出来る。
又、本実施例電子回路装置に於いては、LSIチップ4
と4″は、使用時の基体電位が異なるものとすると、相
互を絶縁する必要がある。
と4″は、使用時の基体電位が異なるものとすると、相
互を絶縁する必要がある。
そこで第3図のごとくチップ4″の基体部に絶縁樹脂1
0を設けた事に依り、4と4″の基体相互は絶縁されて
いる。又チップ4″の基体部と金属層の間には樹脂10
が形成されているが、これは薄くできるため、4″の発
熱による熱も樹脂10を介して充分外部に伝導される。
本実施例によれば、基体相互の絶縁の為のマスク蒸着又
は全面蒸着後のフォトエッチングの工程は不要となり、
容易に電子部品相互の絶縁が可能となる。次に、ポリイ
ミドフィルム1の金属導体配線3の設置位置にピンホー
ル9が存在した場合でも配線3と蒸着金属層7の間には
絶縁樹脂10が設けてある為、3と7の短絡は回避でき
る。
0を設けた事に依り、4と4″の基体相互は絶縁されて
いる。又チップ4″の基体部と金属層の間には樹脂10
が形成されているが、これは薄くできるため、4″の発
熱による熱も樹脂10を介して充分外部に伝導される。
本実施例によれば、基体相互の絶縁の為のマスク蒸着又
は全面蒸着後のフォトエッチングの工程は不要となり、
容易に電子部品相互の絶縁が可能となる。次に、ポリイ
ミドフィルム1の金属導体配線3の設置位置にピンホー
ル9が存在した場合でも配線3と蒸着金属層7の間には
絶縁樹脂10が設けてある為、3と7の短絡は回避でき
る。
このピンホール9は、ポリイミドフィルム1自体に存在
する場合と、貫通孔2形成時のフォトエッチ又はプラズ
マエッチに依つて発生する場合があり、高率でピンホー
ル9は存在するものであるが、本実施例に依れば、極め
て容易にピンホール9に依る短絡を回避でき、高歩留で
放熱効果の大きい薄形電子回路を得る事ができる。以上
のように本発明によれば、ヒートシンクとなる金属層は
装着される電子部品の大きさに制限されず大きな放熱効
果を得ることができるとともに、電子部品基体端部に於
ける放熱用金属層の段切れを防止できる。
する場合と、貫通孔2形成時のフォトエッチ又はプラズ
マエッチに依つて発生する場合があり、高率でピンホー
ル9は存在するものであるが、本実施例に依れば、極め
て容易にピンホール9に依る短絡を回避でき、高歩留で
放熱効果の大きい薄形電子回路を得る事ができる。以上
のように本発明によれば、ヒートシンクとなる金属層は
装着される電子部品の大きさに制限されず大きな放熱効
果を得ることができるとともに、電子部品基体端部に於
ける放熱用金属層の段切れを防止できる。
さらに本発明によれば、複数の電子部品基体部相互の絶
縁が極めて容易にかつ確実に行なえるとともに、絶縁樹
脂フィルムにピンホールが存在しても電気的故障になり
得ない。このように本発明は高密度薄形電子部品実装体
の応用範囲の拡大、製造歩留の向上に大きく寄与するも
のである。
縁が極めて容易にかつ確実に行なえるとともに、絶縁樹
脂フィルムにピンホールが存在しても電気的故障になり
得ない。このように本発明は高密度薄形電子部品実装体
の応用範囲の拡大、製造歩留の向上に大きく寄与するも
のである。
第1図は従来のフィルム実装の電子回路装置の構造断面
図、第2図A,bはそれぞれ従来のフィルム実装電子回
路装置の要部構造断面図、第3図は本発明の一実施例に
かかるフィルム実装電子回路装置の構造断面図である。
図、第2図A,bはそれぞれ従来のフィルム実装電子回
路装置の要部構造断面図、第3図は本発明の一実施例に
かかるフィルム実装電子回路装置の構造断面図である。
Claims (1)
- 【特許請求の範囲】 1 一方の主面に配線用金属層が選択的に形成された耐
熱性絶縁基板の他方の主面に、接着層を介して電子部品
の電極を有する一方の主面が固着され、前記電子部品の
電極と前記配線用金属層とが前記絶縁基板に形成された
貫通孔を介して電気的に接続され、前記電子部品の側面
に絶縁層が形成されるとともに、前記耐熱性絶縁基板の
他方の主面に前記接着層を介して絶縁層が形成され、こ
の絶縁層および前記電子部品の他方の主面に連続した金
属層を設けたことを特徴とする電子回路装置。 2 電子部品が半導体集積回路基体よりなることを特徴
とする特許請求の範囲第1項に記載の電子回路装置。 3 貫通孔がテーパ状をなすことを特徴とする特許請求
の範囲第1項に記載の電子回路装置。 4 電子部品の他方の主面と金属間に絶縁層が介在され
てなることを特徴とする特許請求の範囲第1項に記載の
電子回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53079896A JPS6041853B2 (ja) | 1978-06-30 | 1978-06-30 | 電子回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53079896A JPS6041853B2 (ja) | 1978-06-30 | 1978-06-30 | 電子回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS558025A JPS558025A (en) | 1980-01-21 |
| JPS6041853B2 true JPS6041853B2 (ja) | 1985-09-19 |
Family
ID=13703031
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP53079896A Expired JPS6041853B2 (ja) | 1978-06-30 | 1978-06-30 | 電子回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6041853B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01294473A (ja) * | 1988-05-24 | 1989-11-28 | Material Eng Tech Lab Inc | 鮮度保持容器 |
| JPH043979U (ja) * | 1990-04-27 | 1992-01-14 | ||
| US10541209B2 (en) * | 2017-08-03 | 2020-01-21 | General Electric Company | Electronics package including integrated electromagnetic interference shield and method of manufacturing thereof |
-
1978
- 1978-06-30 JP JP53079896A patent/JPS6041853B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS558025A (en) | 1980-01-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2755252B2 (ja) | 半導体装置用パッケージ及び半導体装置 | |
| CN106463468B (zh) | 薄膜电容器制造方法、集成电路安装基板及配备有该基板的半导体装置 | |
| TW201507556A (zh) | 具有散熱墊及電性突柱之散熱增益型線路板 | |
| JPH02146747A (ja) | 半導体装置 | |
| JP2004259988A (ja) | キャパシタ素子及びこの製造方法、半導体装置用基板、並びに半導体装置 | |
| JP2735912B2 (ja) | インバータ装置 | |
| JPH10294421A (ja) | マルチチップモジュールおよびその製造方法 | |
| JPS6041853B2 (ja) | 電子回路装置 | |
| JP3912445B2 (ja) | 半導体装置 | |
| JP2919674B2 (ja) | 混成集積回路 | |
| JPH1145977A (ja) | マルチチップモジュールおよびその製造方法 | |
| JPH03195083A (ja) | 混成集積回路およびその製造方法 | |
| JPH05211256A (ja) | 半導体装置 | |
| JP2735920B2 (ja) | インバータ装置 | |
| JP2755587B2 (ja) | 回路基板 | |
| JPS6116415A (ja) | 配線体 | |
| CN223829833U (zh) | 陶瓷封装基板 | |
| JP2946361B2 (ja) | 電子部品搭載用基板 | |
| US20240297116A1 (en) | Integrated packaging device and fabrication methods thereof | |
| JPH02106956A (ja) | 半導体装置及びその製造方法 | |
| JPS6131620B2 (ja) | ||
| JP3831173B2 (ja) | 半導体モジュール | |
| JP2765632B2 (ja) | 半導体装置用パッケージ | |
| JP3177934B2 (ja) | マルチチップ半導体装置 | |
| JP2892687B2 (ja) | 半導体素子用パツケージ |