JPS6370568A - Manufacture of semiconductor device - Google Patents
Manufacture of semiconductor deviceInfo
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- JPS6370568A JPS6370568A JP61216324A JP21632486A JPS6370568A JP S6370568 A JPS6370568 A JP S6370568A JP 61216324 A JP61216324 A JP 61216324A JP 21632486 A JP21632486 A JP 21632486A JP S6370568 A JPS6370568 A JP S6370568A
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Abstract
Description
【発明の詳細な説明】
〔概要〕
シリコン(St)結晶上に、炭化珪素結晶をヘテロ構造
に形成したようなヘテロ構造を採らずに、St結晶単独
で高速に動作するバイポーラ型半導体装置の製造方法で
あって、200nm以下に薄く形成したベース層上に低
温エピタキシャル成長法を用いて、ベースおよびエミッ
タのジャンクション方向に対して垂直方向にエミッタ層
の寸法を、0.5μm〜1μmの範囲となるように大き
く形成し、高速で動作するバイポーラ型半導体装置を得
るようにしたもの。[Detailed Description of the Invention] [Summary] Manufacture of a bipolar semiconductor device that operates at high speed using an St crystal alone, without adopting a heterostructure such as a silicon carbide crystal formed on a silicon (St) crystal. The method comprises using a low-temperature epitaxial growth method on a base layer formed thinly to 200 nm or less so that the emitter layer has a dimension in the range of 0.5 μm to 1 μm in the direction perpendicular to the junction direction of the base and emitter. A bipolar semiconductor device that operates at high speed can be obtained by forming a large semiconductor device.
C産業上の利用分野〕
本発明は半導体装置の製造方法に係り、特にSi結晶の
みを用いて形成した高速のバイポーラ型半導体装置の製
造方法に関する。C. Industrial Application Field] The present invention relates to a method for manufacturing a semiconductor device, and more particularly to a method for manufacturing a high-speed bipolar semiconductor device formed using only Si crystal.
IC,LSI等の半導体装置を構成するバイポーラ型半
導体装置は、益々高速で動作することが要求されている
。Bipolar semiconductor devices that constitute semiconductor devices such as ICs and LSIs are required to operate at increasingly higher speeds.
一般にバイポーラ型半導体装置に於いて、その装置のベ
ース走行時間τBは第(1)弐を用いて表される。Generally, in a bipolar semiconductor device, the base transit time τB of the device is expressed using (1)2.
τB =WB”/ ηD・・・・・・・・・(1)こ
こで”tVBはベース幅、ηはベース層内に於ける不純
物原子濃度のプロフィルに依って決定される係数、Dは
ベース層内に於ける注入キャリアの拡散長である。τB = WB" / ηD (1) Here, tVB is the base width, η is a coefficient determined by the profile of the impurity atom concentration in the base layer, and D is the base width. This is the diffusion length of injected carriers within a layer.
この第(11式より判るように、バイポーラ型半導体装
置を高速で動作させるには、ベース幅WBを小さくする
と良いことが判る。As can be seen from this equation (11), it is found that in order to operate the bipolar semiconductor device at high speed, it is better to make the base width WB smaller.
然し、このようにすると、ベース抵抗はベース幅WBに
反比例するため、高くなる問題がある。However, if this is done, there is a problem that the base resistance increases because it is inversely proportional to the base width WB.
そのため、ベース層内に於ける不純物原子の濃度を高(
する必要がある。Therefore, the concentration of impurity atoms in the base layer is increased (
There is a need to.
然し、このようにすると、エミッタ注入効率が低下し、
エミッタに注入される信号を増幅できないといった問題
が生じる。However, this reduces the emitter injection efficiency and
A problem arises in that the signal injected into the emitter cannot be amplified.
そのため、このような問題を解決した従来の半導体装置
としては、Si結晶上にSi結晶よりエネルギーバンド
ギャップの大きい炭化珪素(SiC)のような結晶層を
エミッタ層としてヘテロ構造に積層形成し、ホールに対
する障壁が電子に対する障壁よりも大きいワイドギャッ
プトランジスタを開発している。Therefore, a conventional semiconductor device that solves this problem is formed by stacking a crystal layer such as silicon carbide (SiC), which has a larger energy band gap than a Si crystal, on a Si crystal in a heterostructure as an emitter layer. We are developing wide-gap transistors in which the barrier to electrons is greater than the barrier to electrons.
然し、このような半導体結晶をヘテロ構造に形成した半
導体装置では、そのヘテロ界面に於いて、結晶が再現性
良く安定して形成されない問題がある。However, in a semiconductor device in which such a semiconductor crystal is formed into a heterostructure, there is a problem that the crystal cannot be stably formed with good reproducibility at the hetero interface.
ここでバイポーラ型半導体装置に於ける電子の注入効率
γは近似的に第(2)式のような関係となる。Here, the electron injection efficiency γ in a bipolar semiconductor device approximately has a relationship as shown in equation (2).
γ−(1+ (Dp /Dn)(Wb/We)(Na/
Nd) ) −−・(2)この第(2)式に於いて、o
pはP型のキャリアの拡散係数、DnはN型のキャリア
の拡散係数、柿はベース幅、向はエミッタ幅、Naはア
クセプタの濃度、Ndはドナーの濃度である。γ-(1+ (Dp /Dn) (Wb/We) (Na/
Nd) ) --- (2) In this equation (2), o
p is the diffusion coefficient of P-type carriers, Dn is the diffusion coefficient of N-type carriers, persimmon is the base width, direction is the emitter width, Na is the acceptor concentration, and Nd is the donor concentration.
この第(2)式より電子の注入効率γを大きく、即ち1
に近づけるためには、第(2)式の第2項を小さくする
と良い。From this equation (2), we can increase the electron injection efficiency γ, that is, 1
In order to get closer to , it is better to reduce the second term of equation (2).
バイポーラトランジスタを高速で動作できるように、ベ
ース抵抗を低下させるために、ベース濃度Naを増大さ
せると第(2)式よりγが低下するが、このγの低下は
エミッタ幅向を大きくすることで防ぐことができる。In order to lower the base resistance so that the bipolar transistor can operate at high speed, increasing the base concentration Na causes γ to decrease according to equation (2), but this decrease in γ can be achieved by increasing the emitter width direction. It can be prevented.
本発明は上記した事項に基づき、ヘテロ接合のような信
頼性の低い結晶構造を用いずにSi結晶単独で、かつベ
ース層訃を小さくして、かつエミッタ幅−eを大きく形
成することで、高速で動作するバイポーラ型半導体装置
を得るようにする。Based on the above-mentioned points, the present invention uses Si crystal alone without using an unreliable crystal structure such as a heterojunction, reduces the base layer thickness, and forms a large emitter width -e. To obtain a bipolar semiconductor device that operates at high speed.
本発明の半導体装置の製造方法は、シリコン基板に該基
板と逆導電型の高濃度不純物層を形成後、該基板と逆導
電型の低濃度層を形成し、該低濃度層上に該低濃度層と
逆y!、電型の不純物層を200ナノメータ(nm)以
下の厚さに形成してベース層とする工程、
該ベース層上に該ベース層に対して逆導電型のシリコン
結晶層を0.5μm〜1μmの範囲に形成後、該シリコ
ン結晶層を異方性エツチングして所定のパターンのエミ
ッタ層を形成する工程、該基板上に絶縁膜を形成した後
、前記エミッタ層領域上、ベース層領域上、前記基板に
形成した高濃度領域上を窓開きしてその上に金属膜を形
成して電極とする。The method for manufacturing a semiconductor device of the present invention includes forming a high concentration impurity layer of a conductivity type opposite to that of the substrate on a silicon substrate, forming a low concentration layer of conductivity type opposite to that of the substrate, and forming the low concentration layer on the low concentration layer. Concentration layer and reverse y! , a step of forming an impurity layer of a conductivity type to a thickness of 200 nanometers (nm) or less to form a base layer; forming a silicon crystal layer of a conductivity type opposite to the base layer on the base layer with a thickness of 0.5 μm to 1 μm; After forming an insulating film on the substrate, a step of anisotropically etching the silicon crystal layer to form an emitter layer in a predetermined pattern; A window is opened on the high concentration region formed on the substrate, and a metal film is formed on the window to form an electrode.
本発明の半導体装置の製造方法は、ヘテロ構造を形成す
ることなく、Si結晶を単独で用い、かつベース濃度を
200nm以下の厚さに形成すると共に、その上に低温
エピタキシャル成長法を用いてエミッタ層ヲ、ベースエ
ミッタ間のジャンクションに対して垂直方向に0.5μ
m〜1μmと大きく形成することで形成されるトランジ
スタを高速で動作させると共に、エミッタの注入効率の
Tの値を高く保つようにしたものである。The method for manufacturing a semiconductor device of the present invention uses a Si crystal alone without forming a heterostructure, forms a base concentration to a thickness of 200 nm or less, and forms an emitter layer thereon using a low-temperature epitaxial growth method. 0.5 μ in the vertical direction to the base-emitter junction
By forming the transistor as large as m to 1 μm, the formed transistor can be operated at high speed, and the value of T, which is the injection efficiency of the emitter, can be kept high.
以下、図面を用いて本発明の一実施例につき詳細に説明
する。Hereinafter, one embodiment of the present invention will be described in detail with reference to the drawings.
まず第1図に示すように、表面が(100)面を呈して
いるP型のSt基板1上に砒素等のN型の原子をイオン
注入或いは拡散して、N型の高濃度N(原子濃度I X
IO”/ am”) 2を形成する。First, as shown in FIG. 1, N-type atoms such as arsenic are ion-implanted or diffused onto a P-type St substrate 1 whose surface has a (100) plane, resulting in a high concentration of N-type N (atoms). Concentration I
IO”/am”) 2.
次いで、該基板1上にエピタキシャル成長法を用いてN
型のSi結晶層3を形成する。Next, N is grown on the substrate 1 using an epitaxial growth method.
A type Si crystal layer 3 is formed.
更にその上に、厚さが200nmで不純物原子の濃度が
I XIO+9/ crn3のP型の結晶層をベース層
4として、低温エピタキシャル成長法を用いて形成する
。Furthermore, a P-type crystal layer having a thickness of 200 nm and an impurity atom concentration of IXIO+9/crn3 is formed thereon as a base layer 4 using a low-temperature epitaxial growth method.
次いでその上に成長温度が800℃以下で、ジシラン(
5izllb)ガスを成長用ガスとして用いた低温エピ
タキシャル成長法を用いてN型のエピタキシャル結晶層
をエミッタ層5として、不純物濃度が1 ×1Q20/
(Jl+’で0.3 μm−1μmの厚さに形成する。Then, disilane (
5izllb) Using a low-temperature epitaxial growth method using gas as a growth gas, an N-type epitaxial crystal layer is used as the emitter layer 5, and the impurity concentration is 1 × 1Q20/
(Form Jl+' to a thickness of 0.3 μm-1 μm.
更に第2図に示すように、所定のパターンの窒化シリコ
ン膜(図示せず)をマスクとして用い、熱酸化法を用い
て、該基板上に所定のパターンの素子間分離用SiO□
膜6、並びにベース及びコレクタ分離用5iOz膜7を
形成する。Furthermore, as shown in FIG. 2, a silicon nitride film (not shown) with a predetermined pattern is used as a mask and a thermal oxidation method is used to deposit a predetermined pattern of SiO□ for element isolation on the substrate.
A film 6 and a 5iOz film 7 for base and collector separation are formed.
更に第3図に示すように、該基板上に5i02膜をCV
D法を用いて形成後、ホトリソグラフィ法を所定のパタ
ーンの5in2膜8に形成する。Furthermore, as shown in FIG. 3, a 5i02 film was deposited on the substrate by CVD.
After forming using the D method, a predetermined pattern of the 5in2 film 8 is formed using a photolithography method.
次いでこのSiO□膜8をマスクとして用いて、エミッ
タ層となるN型5iji5をカセイカリ (KOH)の
エツチング液を用いて、異方性エツチングした後、マス
クとして用いたSiO□膜8を、弗化水素酸と弗化アン
モニウムの混合液より成るエツチング液で除去する。Next, using this SiO□ film 8 as a mask, the N-type 5iji5, which will become the emitter layer, is anisotropically etched using caustic potassium (KOH) etching solution. It is removed using an etching solution consisting of a mixture of hydrogen acid and ammonium fluoride.
このようにして、第4図に示すように、厚さが0.5
μm−1μmの所定のパターンのエミッタ層9を形成す
る。In this way, as shown in FIG.
An emitter layer 9 having a predetermined pattern of μm-1 μm is formed.
次いで第4図に示すように、該基板を反応室(図示せず
)内に導入し、この反応室内の圧力を5Kg/cm”の
圧力とし、該反応室内に酸素(0□)ガスを導入し、反
応室内の温度を800℃以下の温度に設定した高圧酸化
膜形成方法を用いて、前記基板上にSiO□膜10膜形
0する。Next, as shown in FIG. 4, the substrate was introduced into a reaction chamber (not shown), the pressure inside the reaction chamber was set to 5 Kg/cm'', and oxygen (0□) gas was introduced into the reaction chamber. Then, 10 SiO□ films are formed on the substrate using a high-pressure oxide film forming method in which the temperature in the reaction chamber is set to 800° C. or lower.
次いで第5図に示すように、該基板上に図示しないがホ
トレジスト膜を形成後、このホトレジスト膜を所定のパ
ターンに開口し、このホトレジスト膜をマスクとして用
いてドライエツチングにより、Sin、膜10のコレク
タ高濃度形成領域上を窓開きしてN型の不純物原子をイ
オン注入してコレクタ高濃度層11を形成する。Next, as shown in FIG. 5, after forming a photoresist film (not shown) on the substrate, this photoresist film is opened in a predetermined pattern, and using this photoresist film as a mask, the film 10 is etched by dry etching. A window is opened above the collector high concentration formation region and N type impurity atoms are ion-implanted to form the collector high concentration layer 11.
更に第6図に示すようにベース領域上の5iOz膜10
を所定のパターンに開口後、P型の不純物原子をイオン
注入して高濃度のベース領域12を形成し、更にエミッ
タ形成層9上の5i02膜10を開口する。Furthermore, as shown in FIG. 6, a 5iOz film 10 is formed on the base region.
After opening in a predetermined pattern, P-type impurity atoms are ion-implanted to form a highly concentrated base region 12, and the 5i02 film 10 on the emitter formation layer 9 is further opened.
更に第7図に示すように、この基板上に蒸着により11
’の配線層を形成後、このA/の配線層をホトリソグラ
フィ法、ドライエツチング法を用いて所定のパターンに
形成してエミッタ電極13、ベース電極14、コレクタ
電極15を形成して半導体装置を形成する。Furthermore, as shown in FIG. 7, 11
After forming the wiring layer A/, the wiring layer A/ is formed into a predetermined pattern using photolithography and dry etching to form an emitter electrode 13, a base electrode 14, and a collector electrode 15 to complete the semiconductor device. Form.
このようにすれば、薄いベース領域上にジャンクション
方向に対して寸法の長いエミッタ層が形成され、注入効
率が低下しなくかつ高速で動作し、しかもへテロ構造を
用いないで高速のバイポーラ型半導体装置が得られる。In this way, an emitter layer with long dimensions in the junction direction is formed on a thin base region, and a high-speed bipolar semiconductor can be produced without reducing injection efficiency and without using a heterostructure. A device is obtained.
尚、以上の実施例では、P型基板を用いてその上にN“
層を形成し、更にその上にN型Si層、ベースとなる薄
いP型層、エミッタとなる厚いN型層を形成したが、N
型St基板を用いてこの上に24層を形成後、その上に
P型Si層、ベースとなる薄いN型層、エミッタとなる
厚いP型層を形成しても同様な結果が得られる。In the above embodiment, a P-type substrate is used and an N"
On top of that, an N-type Si layer, a thin P-type layer to serve as a base, and a thick N-type layer to serve as an emitter were formed.
Similar results can be obtained by forming 24 layers on an St-type substrate and then forming a P-type Si layer, a thin N-type layer as a base, and a thick P-type layer as an emitter thereon.
以上述べたように本発明の方法によれば、注入効率が低
下しなく、かつ高速で動作するバイポーラ型半導体装置
が得られる効果がある。As described above, according to the method of the present invention, there is an effect that a bipolar type semiconductor device that does not reduce injection efficiency and operates at high speed can be obtained.
第1図より第7図迄は本発明の半導体装置の製造方法を
工程順に説明するための断面図である。
図に於いて、
■はP型Si基板、2は高濃度N型層、3はN型Si層
、4はベース層、5.9はエミッタ層、6,7,8゜1
0は5in2膜、11はコレクタ高濃度層、12はベー
ス高)1度層、13はエミッタ電極、14はベース電極
、第 18
耕明棗了?wI例を旧δ702膜形八゛工1区m 2
図
淳事シ呵のエミ/Z暑す杉へ゛1男マスフWし茨Ji粗
寮茂゛工了I躬第 3 図
第5図
あダVハr空−ス高濃度層形べ一二狂図第 6 閃
滓り粁1例→エミγりへ・−人コしクトΦフ岳1ソ尺ニ
オ至図男 7 図FIG. 1 to FIG. 7 are cross-sectional views for explaining the method of manufacturing a semiconductor device according to the present invention in the order of steps. In the figure, (2) is a P-type Si substrate, 2 is a high concentration N-type layer, 3 is an N-type Si layer, 4 is a base layer, 5.9 is an emitter layer, 6, 7, 8°1
0 is 5in2 film, 11 is collector high concentration layer, 12 is base height) 1 degree layer, 13 is emitter electrode, 14 is base electrode, 18th Komei Natsume Ryo? wI example is old δ702 membrane type 8゜engineering section 1m2
Figure 5: Emi/Z in the heat Figure No. 6: 1 case of flashing → Emi γ-ri - Jinkoshikuto ΦFutake 1 SoshakuNio to figure 7
Claims (2)
導電型の高濃度不純物層(2)を形成後、その上に該基
板(1)と逆導電型の低濃度層(3)を形成し、該低濃
度層(3)上に該低濃度層(3)と逆導電型の不純物層
を200ナノメータ(nm)以下の厚さに形成してベー
ス層(4)とする工程、 該ベース層(4)上に該ベース層(4)に対して逆導電
型のシリコン結晶層(5)を0.3μm〜1μmの厚さ
に形成後、該シリコン結晶層(5)を異方性エッチング
して所定のパターンのエミッタ層(9)を形成する工程
、 該基板上に絶縁膜(10)を形成した後、前記エミッタ
層(9)上、ベース高濃度領域(7)上並びにコレクタ
高濃度領域(11)上を窓開きしてその上に金属膜を所
定のパターンに形成して電極としたことを特徴とする半
導体装置の製造方法。(1) After forming a high concentration impurity layer (2) of a conductivity type opposite to that of the substrate (1) on a silicon (Si) substrate (1), a low concentration layer (2) of a conductivity type opposite to that of the substrate (1) is formed thereon. 3), and an impurity layer of the opposite conductivity type to the low concentration layer (3) is formed on the low concentration layer (3) to a thickness of 200 nanometers (nm) or less to form a base layer (4). Step: After forming a silicon crystal layer (5) of a conductivity type opposite to the base layer (4) on the base layer (4) to a thickness of 0.3 μm to 1 μm, the silicon crystal layer (5) is formed on the base layer (4). A step of forming an emitter layer (9) in a predetermined pattern by anisotropic etching, after forming an insulating film (10) on the substrate, on the emitter layer (9) and on the base high concentration region (7). A method of manufacturing a semiconductor device is further characterized in that a window is opened above the collector high concentration region (11) and a metal film is formed on the window in a predetermined pattern to serve as an electrode.
法により形成されていることを特徴とする特許請求の範
囲第1項記載の半導体装置の製造方法。(2) The method for manufacturing a semiconductor device according to claim 1, wherein the emitter layer (9) is formed by a low-temperature epitaxial growth method.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61216324A JPS6370568A (en) | 1986-09-12 | 1986-09-12 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61216324A JPS6370568A (en) | 1986-09-12 | 1986-09-12 | Manufacture of semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6370568A true JPS6370568A (en) | 1988-03-30 |
Family
ID=16686744
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61216324A Pending JPS6370568A (en) | 1986-09-12 | 1986-09-12 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6370568A (en) |
-
1986
- 1986-09-12 JP JP61216324A patent/JPS6370568A/en active Pending
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