JPS6370698A - 時分割交換方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、時分割交換方式に関し、特に通信チャネルの
再配置を無瞬断で実現できる交換方式に関するものであ
る。

〔従来の技術〕

時分割交換では、複数の信号を１本の共通線（ハイウェ
イ）上に時分割多重化する。この多重化順序の入れ替え
を位相変換あるいはタイムスロット変換と呼ぶ。タイム
スロット変換は、スイッチメモリを用いて実現すること
ができるが、そのためにはそのメモリに書き込むための
アドレスと、そのメモリから読み出すためのアドレスを
、各タイムスロットに合わせて制御する必要がある。書
き込みのアドレスは、タイムスロットに合わせて１から
順番にｎまで与えればよいため、タイムスロットごとに
１だけ増加するカウンタ回路を用いると、書き込みのア
ドレス制御は簡単に実現できる。これに対して、読み出
しのアドレスの順番はタイムスロットの順番と全く関係
がないため、タイムスロットに応じた読み出しアドレス
の対応表を持つ必要がある。

〔発明が解決しようとする問題点〕

このように、時分割通話路にはハイウェイ上に多数のチ
ャネルが配置されるが、従来、通信中のチャネルを無瞬
断に再配置できる時分割交換方式は考えられていなかっ
た。もし１通信中に無瞬断でチャネル再配置ができるな
らば、群交換や保守管理のための回線編集や回線の一括
切り替え等を簡単に行うことができる。

本発明の目的は、このような問題を解決し、通信中チャ
ネルを必要に応じて再配置する場合に、交換機等で無瞬
断に通信を継続できる時分割交換方式を提供することに
ある。

〔問題を解決するための手段〕

上記目的を達成するため、本発明の時分割交換方式は、
読み出しまたは書き込み制御手段と同一構成の通信中チ
ャネル再配置用読み出しまたは書き込み＃御手段を備え
、入または出側時分割多重ハイウェイ上の通信チャネル
を他チャネルに無瞬断で切り替えるため、通信中チャネ
ル再配置後のチャネル変換制御情報を該通信中チャネル
再配置用読み出しまたは書き込み制御手段に設定した後
、該スイッチメモリの制御を該スイッチ読み出しまたは
書き込み制御手段から通信中チャネル再配置用読み出し
または書き込み制御手段に切り替え、両者の機能も交替
して、以後、通信中チャネル再配置の要求ごとに両者を
切り替えることに特徴がある。

〔作　　用〕

本発明においては、入側の時分割多重ハイウェイ上の同
一フレーム内の通信情報を、出側の時分割多重ハイウェ
イ上で同じフレーム内に全て交換する場合に、通信中チ
ャネル再配置の必要性に応じて、通信中チャネル再配置
後のチャネル変換制御情報をチャネル再配置用読み出し
くまたは書き込み）制御回路Ｆ″−−設定フレームを指
示する通信中チャネル再配置起動信号により、スイッチ
メモリの制御を、スイッチ読み出しくまたは書き込み）
制御回路から通信中チャネル再配置用読み出しくまたは
書き込み）制御回路に切り替えて、両者の機能を交替し
、以後、同じようにして、通信中チャネル再配置要求ご
とに、通信中チャネル再配置用読み出しＣまたは書き込
み）制御回路とスイッチ読み出しくまたは書き込み）制
御回路を交互に切り替えて、スイッチメモリで無瞬断に
通信中チャネル再配置を行う。

〔実施例〕

以下、本発明の実施例を、図面により詳細に説明する。

第１図は、本発明の一実施例を示す時分割交換機のブロ
ック図である。第１図において、１１ｔ１２はスイッチ
メモリ、２はスイッチ書き込み制御回路、３はスイッチ
読み出し制御回路、４は通信中チャネル再配置用読み出
し制御回路、５４＋５３．５４はデコーダ、５２はセレ
クタである。入側時分割多重ハイウェイ上の同一フレー
ム内の通信情報は、出側時分割多重ハイウェイ上の同じ
フレーム内に全て交換する時分割交換回路として、スイ
ッチメモリをダブルバッファ化し、またスイッチ書き込
み制御回路２をシーケンシャル５４８機能を備えたカウ
ンタ回路で構成し、スイッチ読み出し制御回路３をラン
ダムリード機能を有するランダムアクセスメモリで構成
している。

第１図において、入側時分割多重ハイウェイ上の通信情
報は、デコーダ回路５１でフレーム周期ごとにスイッチ
メモリ１１、またはスイッチメモリ１２に交互に１フレ
ームの通信情報が書き込まれる。それと並行して、スイ
ッチメモリ１２またハスイッチメモリｌ工内の通信情報
は、セレクタ５２でフレームＩＲＭごとに交互に出側時
分割多重ハイウェイ上に出力される。すなわち、スイッ
チメモリ１１が書き込み専用になっている場合、スイッ
チメモリＩ２は読み出し専用となっている。

なお、以下、スイッチメモリ１１ｔ１２のサイクルタイ
ムは、最初がリードアクセスタイム、次にライトアクセ
スタイムとなる。

書き込み制御は、スイッチ書き込み制御回路（カウンタ
回路）２の出力するシーケンシャルアドレスにより、通
信情報がスイッチメモリ１１のアドレスに順番に書き込
まれる。一方、読み出し制御は、スイッチ読み出し制御
回路３のランダムアドレスによりスイッチメモリ１２か
ら通信情報がランダムに読み出される。

入側時分割多重ハイウェイ上の通信中チャネルを再配置
しない期間中には、例えば、スイッチ読み出し制御回路
３が人、出側時分割多重ハイウェイ間のチャネル変換を
行う。スイッチ読み出し制御回路３は、通常のランダム
アクセスメモリで構成され、そのメモリアドレスは入側
時分割多重ハイウェイ上のチャネル番号を、またチャネ
ル変換制御情報は出側時分割多重ハイウェイ上のチャネ
ル番号を示す。

スイッチ読み出し制御回路３から送出されるチャネル変
換制御情報は、フレーム信号ＦＣＫの制御信号により、
■フレームごとに交互にスイッチメモリ１１と１２に供
給される。

次に、入側時分割多重ハイウェイ上の通信チャネルを再
配置する場合、通信中チャネル再配置用読み出し制御回
路４にチャネル再配置後のチャネル変換情報を設定する
。ここで、通信中チャネル再配置用読み出し制御回路４
は、スイッチ読み出し制御回路３と同一ハードウェア構
成である。従って、通信中チャネル再配置用読み出し制
御回路４に供給されるアドレスは、入側時分割多重ハイ
ウェイ上のチャネル番号を示し、制御情報は、出側時分
割多重ハイウェイ上のチャネル番号を示す。

通信中チャネル再配置用読み出し制御回路４に、チャネ
ル再配置後のチャネル変換情報を設定した後、通信中チ
ャネル再配置起動信号を受信するが、スイッチ読み出し
制御回路３と通信中チャネル再配置用読み出し制御口ｗ
ｔ４の切り替えタイミングは、通信中チャネル再配置が
行われたフレーム内の先頭の通信情報が出側時分割多重
ハイウェイ上に読み出される寸前（フレームの切れ目）
に行われる。ただし、スイッチメモリ１１＊１２の制御
をランダム書き込み、およびシーケンシャル読み出しに
する場合には、通信中チャネル再配置が行われたフレー
ム内の先頭の通信情報がそのメモリスイッチ１１＋１２
に書き込まわる寸前に行われる。

従って、通信中チャネル再配置が行われるフレームの先
頭チャネルを示すフレーム信号ＦＣＫと通信中チャネル
再配置起動信号は同期して時分割交換回路に入力され、
次フレーム信号ＦＣＫで両者が切り替わるとともに、両
者の機能も切り替わる。

第２図は、第１図における要部Ｓの詳細ブロック図であ
る。第２図において、６はブリップフロップ回路２７は
アンドゲート、８は切り替えタイミングカウンタ回路、
その他は第１図の同じ符号と同一のものを表わす。

前述の動作により切り替えが完了した後、フリッププロ
ップ回路６、切り替えタイミングカウンタ回路８をリセ
ットする（各出力レベルをＲＯ”レベルにする）。以後
、通信中チャネル再配置用読み出し制御回路４がスイッ
チメモリ１１と１２の制御を行うが、再度１通信中チャ
ネル再配置後御を行う場合、スイッチ読み出し制御回路
３にチャネル変換制御情報を設定し、上述と同じ制御を
繰り返し行う。なお、切り替えタイミングカウンタ回路
８は、通常の２進カウンタで簡単に実現可能である。

第２図においては、スイッチ読み出し制御回路３がスイ
ッチメモリ１１と１２を制御している。

ここで、デコーダ回路５３への供給信号がＩｔ　Ｏ′ル
ベルの場合、カウンタ回路２のシーケンシャルアドレス
がデコーダ回路５日とセレクタ回路５８を経由して、ス
イッチ読み出し制御回路３に供給され、チャネル変換制
御情報が送出さ九る。そして、読み出されたチャネル変
換制御情報は、セレクタ回路５６を経由してデコーダ回
路５５に送られる。

デコーダ回路５５では、フレーム信号ＦＣＫが供給され
ており、１フレームごとに交互にスイッチメモリ１１と
１２へ信号ルートが設定される。

通信中チャネル再配置の必要が生じた場合、通信中チャ
ネル再配置用読み出し制御口ＰＩＩ／Ｉに通信中チャネ
ル再配置後のチャネル変換制御情報を設定する。このと
き、チャネル変換Ｉ１１御情報は、ブリップフロップ回
路６の出力が“０”レベルのため、デコーダ回路５１０
を経由して、通信中チャネル再配置用読み出し制御回路
４に送られる。一方、通信中チャネル再配置用読み出し
制御回路４の書き込みアドレスは、セレクタ回路５７を
経由して通信中チャネル再配置用読み出し制御回路４に
供給さ九る。

通信中チャネル再配置後のチャネル変換制御情報が設定
されると、通信中チャネル再配置起動信号が１通信中チ
ャネル再配置を行う先頭フレームのフレーム信号ＦＣＫ
と同期して時分割交換回路に入力される。すなわち、通
信中チャネル再配置起動信号は、フリッププロップ回路
６でラッチされ、出力レベルが１″′となる。この信号
レベルとフレーム信号Ｆ　ＣＫ　（”　１　”レベルに
仮定）がアンドゲート７に入力され、切り替えタイミン
グカウンタ回路８のカウント値をアップする。そして、
次フレーム信号ＦＣＫが切り替えタイミングカウンタ回
路８に入力され、出力レベルが“１０″になると、セレ
クタ回路５６．５７．５８、デコーダ回路５ａ、５１ｏ
に制御信号Ｈｉ　Ｉ＋レベルを供給し、通信中チャネル
再配置を行った先頭フレームの通信情報を出側時分割多
重ハイウェイ上に読み出す前に、スイッチメモリ１１と
１２の制御が通信中チャネル再配置用読み出し制御回路
４に切り替わる。そして、スイッチ読み出し制御回路３
は、通信中チャネル再配置用読み出し制御回路４と機能
も交替する。従って、次に通信中チャネル再配置の必要
が生じた場合、通信中チャネル再配置後のチャネル変換
制御情報をスイッチメモリ読み出し制御回路３に設定し
、上記と同じような制御を行う。

このような制御を行うことにより、通信中チャネル再配
置が無瞬断で実現できる。この動作例を、次に説明する
。

第３図、第４図および第５図は、本発明の時分割交換回
路における通信中チャネル再配置制御を示す動作図であ
る。いま、人、出側時分割多重ハイウェイ上の１フレー
ムのチャネル数を、３チヤネルとする。各フレームのチ
ャネルの相対時間位置をタイムスロットと呼び、フレー
ムにおけるチャネル１，２．３の相対時間位置をＴＩ、
Ｔ２゜Ｔ３タイムスロットで示す。フレーム１において
、チャネル１、チャネル２、チャネル３は、それぞ九ユ
ーザｘ、ｙ、ｚにより使用されている。フレームｉにお
ける通信情報を、Ｘ、、Ｙ□ｙＺｉとする。ユーザの通
信情報Ｘ、Ｙ、Ｚは、スイッチメモリ１１＋１２でチャ
ネル変換され、出側時分割多重ハイウェイ上のチャネル
１にＶ、チャネル２に２、チャネル３にＸのユーザの通
信情報が送出される。

フレーム２は５通信中チヤネル再配置を行ったフレーム
であり、チャネル１．チャネル２、チャネル３は、それ
ぞれユーザＺ、Ｘ、Ｙに使用変更されている例である。

スイッチメモリ１１．スイッチメモリ１２は、３チヤネ
ル分の通信情報を蓄積するメモリであり、Ａｘ　、Ａ２
　、Ａ３はメモリアドレスを示している。

スイッチ読み出し制御回路３．および通信中チャネル再
配置用読み出し制御回路４は、３チヤネル分のチャネル
変換を行う制御メモリである。

第３図においては、人、出側時分割多重ハイウェイ上の
フレーム１のＴ３タイムスロッ１一時点におけるチャネ
ル変換動作を示し、第４図においては、通信中チャネル
再配置後のフレーム２におけるＴ３タイムスロット時点
を示し、第５図は通信中チャネル再配置後のフレーム３
におけるＴ３タイムスロット時点を示している。

また、入側時分割多重ハイウェイ上で通信中チャネル再
配置を行ったとしても、出側時分割多重ハイウェイ上の
フレームでは、チャネル再配置を行わないと仮定する。

なお、出側時分割多重ハイウェイ上で通信中チャネル再
配置を行う場合には、スイッチ読み出し制御回路３およ
び通信中チャネル再配置用読み出し制御回路４に設定す
るチャネル変換制御情報のみを変えることにより、簡単
に実現できる。

先ず、第３図においては、スイッチメモリ１２に既に書
き込まれたフレーム０の通信情報ＸＯがアドレスＡ１か
ら読み出され（リードサイクル）、出側時分割多重ハイ
ウェイ上のフレーム１のＴ３に格納される。次に、スイ
ッチメモリ】１のアドレスＡ３に入側時分割多重ハイウ
ェイ上のフレーム１の第３チヤネルの情報ｚ１が書き込
まれる（ライトサイクル）。スイッチメモリ１２からの
読み出しは、カウンタ回路２から送出されるシーケンシ
ャルアドレスＡ３がデコーダ回路５８とセレクタ回路５
日を経由して、スイッチ読み出し制御回路３のアドレス
Ａ３をアクセスし、チャネル変換制御情報Ａ１が読み出
される。そして、この制御情報は、セレクタ回路５６．
デコーダ回路５５を経由して、スイッチメモリ１２のア
ドレスＡ１をアクセスする。一方、スイッチメモリ１１
への書き込み制御は、カウンタ回路２から送出される読
み出しアドレスＡ３が、デコーダ回路５４を経由してス
イッチメモリ１１のアドレスＡ３に通信情報ｚ１を書き
込む。

通信中チャネル再配置用読み出し制御回路４には、入側
時分割多重ハイウェイのフレーム２から通信中チャネル
を再配置するために、チャネル変更後のチャネル変換制
御情報を予め設定しておく。

出側時分割多重ハイウェイ上でのチャネル再配置は行わ
ないことを仮定しているので、通信中チャネル再配置用
読み出し制御回路４のアドレスＡ。

には、スイッチメモリアドレスＡ３＋アドレスＡ２には
、スイッチメモリアドレスＡ１＋アドレスＡ３には、ス
イッチメモリアドレスＡ２を設定する。

通信中チャネル再配置が要求されると、この順序に再配
置の制御が行われることになる。

第４図において、通信中チャネル再配置を行ったフレー
ム２の通信情報は、スイッチメモリ１２に書き込まれ（
ライトサイクル）、スイッチメモリ１工から入側時分割
多重ハイウェイ上のフレーム１の通信情報が読み出され
る（リードサイクル）。

この場合、入側時分割多重ハイウェイ上のフレーム１は
、元の配置のままスイッチメモリ１１に書き込まれてい
るが、次のフレーム２はチャネル再配置が要求されてい
るため、フレーム２をスインチメモリ１２に書き込むと
きには、通信中チャネル再配置用読み出し制御回路４に
より制御される必要がある。すなわち、スイッチメモリ
】１から通信情報Ｘ１が読み出され把まで、スイッチ読
み出し制御回路３が制御するが、次は通信中チャネル再
配置を行った通信情報をスイッチメモリ１２から読み出
すので、それまでに５通信中チャネル再配置用読み出し
制御回路４にスイッチメモリのチャネル変換制御を切り
替える。従って、第４図ではまだ切り替わっていないた
め、入側時分割多重ハイウェイ上のフレーム２のＴ３の
情報Ｙ２は、カウンタ回路２から送出されたシーケンシ
ャルアドレスＡ３がデコーダ回路５４を経由してスイン
　゛子メモリ１２のアドレスＡ３をアクセスすることに
より書き込まれる。次に、カウンタ回路２から送出され
たアドレスＡ３が、デコーダ回路５日、セレクタ回路５
日を経由して、スイッチ読み出し制御回路３のアドレス
Ａ３をアクセスし、チャネル変換制御情報Ａ工が読み出
されると、このチャネル変換制御情報がセレクタ回路５
６、デコーダ回路５５を経由してスイッチメモリ１１の
アドレスＡ、をアクセスすることにより、通信情報Ｘ１
が読み出されて、出側時分割多重ハイウェイ上のフレー
ム２のＴ３に格納される。

第５図においては、入側時分割多重ハイウェイ上のフレ
ーム３の通信情報はスイッチメモリ１１に書き込まれ、
それに並行して通信中チャネル再配置用読み出し制御回
路４がスイッチメモリ１２から通信情報を読み出す。す
なわち、通信中チャネル再配置起動信号によりセレクタ
５日から５７に切り替えられているため、入側時分割多
重ハイ・ウェイ上のフレーム３の７３の通信情報Ｖ３は
、カウンタ回路２から送出されるシーケンシャルアドレ
スＡ３がデコーダ回路５４を経由して、スイッチメモリ
１１のアドレスＡ３をアクセスすることにより、ここに
書き込まれる。次に、カウンタ回路２からのアドレスＡ
３がデコーダ回路５日、セレクタ回路５７を経由して通
信中チャネル再配置用読み出し制御回路４のアドレスＡ
３をアクセスし、チャネル変換制御情報Ａ２が読み出さ
れることにより、この制御情報Ａ２がセレクタ回路５６
、デコーダ回路５５を経由して、スイッチメモリ１２の
アドレスＡ２をアクセスし、通信情報Ｘ２を読み出して
、出側時分割多重ハイウェイ上のフレーム３のＴ３に格
納する。

この後、再度、通信中チャネル再配置が要求されたとき
には、通信中チャネル再配置用読み出し制御回路が４か
ら３に切り替り、それ以後は両方共、通信中チャネル再
配置用読み出し制御回路となる。

この動作により、通信中チャネルの再配置を無瞬断に実
現することが可能となる。

なお、本実施例では、スイッチメモリの書き込み制御を
シーケンシャルライト、読み出し制御をランダムリード
としても、同じように実現できる。

また、入側時分割多重ハイウェイ上の同一フレーム内に
全て交換する時分割交換回路であれば、スイッチメモリ
をダブルバッファとする方式でなくても、本発明の構成
法およびＩＩＩ＃方法を実行することにより、通信中チ
ャネルの再配置を無瞬断に実現できる。

〔発明の効果〕

以上説明したように、本発明によれば、無瞬断に通信中
チャネル配置を行うことができるので、群交換や保守管
理のための回線編集、回線の一括切り替えが実現できる
。また、移動通信における通信中チャネル切り替え等の
応用も可能である。

【図面の簡単な説明】

第１図は本発明の一実施例を示す時分割交換方式の機能
ブロック図、第２図は第１図における要部の詳細ブロッ
ク図、第３図、第４図および第５図はそれぞれ本発明の
通信中チャネル再配置動作の説明図である。 １２．１２：スイッチメモリ、２：スイッチ書き込み制
御回路（カウンタ）、３：スイッチ読み出し制御回路、
４：通信中チャネル再配置用読み出し制御回路、５□、
５３〜５５＋　５９＋　５ｔｏ　：デコーダ回路、５２
．５８〜５日＝セレクタ回路、６：フリッププロップ回
路、７：アンドゲー１・、８：切り替えタイミングカウ
ンタ回路。

Claims (1)

【特許請求の範囲】
1. （１）入側時分割多重ハイウェイ上の通信情報を蓄積す
   るスイッチメモリと、該スイッチメモリへの書き込みを
   制御する書き込み制御手段と、該スイッチメモリの読み
   出しを制御する読み出し制御手段とを有し、該スイッチ
   メモリのチャネル変換制御情報を該読み出しまたは書き
   込み制御手段に記憶して、入側時分割多重ハイウェイ上
   の同一フレーム内の通信情報を出側時分割多重ハイウェ
   イ上の同一フレーム内に全て交換する時分割交換方式に
   おいて、該読み出しまたは書き込み制御手段と同一構成
   の通信中チャネル再配置用読み出しまたは書き込み制御
   手段を備え、入または出側時分割多重ハイウェイ上の通
   信チャネルを他チャネルに無瞬断で切り替えるため、通
   信中チャネル再配置後のチャネル変換制御情報を該通信
   中チャネル再配置用読み出しまたは書き込み制御手段に
   設定した後、該スイッチメモリの制御を該スイッチ読み
   出しまたは書き込み制御手段から通信中チャネル再配置
   用読み出しまたは書き込み制御手段に切り替え、両者の
   機能も交替して、以後、通信中チャネル再配置の要求ご
   とに、両手段を切り替えることを特徴とする時分割交換
   方式。