JPH0626348B2 - Ｆｓｋ復調回路 - Google Patents
Ｆｓｋ復調回路Info
- Publication number
- JPH0626348B2 JPH0626348B2 JP63331112A JP33111288A JPH0626348B2 JP H0626348 B2 JPH0626348 B2 JP H0626348B2 JP 63331112 A JP63331112 A JP 63331112A JP 33111288 A JP33111288 A JP 33111288A JP H0626348 B2 JPH0626348 B2 JP H0626348B2
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- Japan
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Links
- 239000003990 capacitor Substances 0.000 claims description 28
- 238000010586 diagram Methods 0.000 description 11
- 239000004065 semiconductor Substances 0.000 description 5
- 230000000694 effects Effects 0.000 description 2
- 238000005070 sampling Methods 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 2
- 238000001514 detection method Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
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- Filters That Use Time-Delay Elements (AREA)
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はＦＳＫ復調回路に関し、特に半導体集積回路上
で実現されるＦＳＫ復調回路に関する。
で実現されるＦＳＫ復調回路に関する。
従来、この種のＦＳＫ復調回路には、パルスカウント方
式の回路他各種方式の回路があった。一例として、第６
図にパルスカウント方式のブロック図を示す。ＦＳＫ変
調信号ＳINの立上り、または立下りでトリガパルス発生
器２１から発せられたトリガパルスにより単安定マルチ
バイブレータ２２が動作して一定幅のパルスを発生す
る。このパルスをＬＰＦ２３に通し、得られた電圧と、
直流電圧発生回路２４の出力電圧とを比較回路２５で比
較し、復調出力を得ている。
式の回路他各種方式の回路があった。一例として、第６
図にパルスカウント方式のブロック図を示す。ＦＳＫ変
調信号ＳINの立上り、または立下りでトリガパルス発生
器２１から発せられたトリガパルスにより単安定マルチ
バイブレータ２２が動作して一定幅のパルスを発生す
る。このパルスをＬＰＦ２３に通し、得られた電圧と、
直流電圧発生回路２４の出力電圧とを比較回路２５で比
較し、復調出力を得ている。
上述した従来のＦＳＫ復調回路は、パルスカウント方式
をはじめその他の方式の回路でもアナログのＬＰＦ２３
を必要とし、特に半導体集積回路上で実現する場合に
は、ＬＰＦ２３としてＲＣアクティブフィルタ等が用い
られる。そのため、従来の構成では抵抗、コンデンサ等
を構成するのに大きなチップ面積を要し、また各素子の
バラツキが大きい為、設計が難かしいという欠点があっ
た。
をはじめその他の方式の回路でもアナログのＬＰＦ２３
を必要とし、特に半導体集積回路上で実現する場合に
は、ＬＰＦ２３としてＲＣアクティブフィルタ等が用い
られる。そのため、従来の構成では抵抗、コンデンサ等
を構成するのに大きなチップ面積を要し、また各素子の
バラツキが大きい為、設計が難かしいという欠点があっ
た。
本発明の目的は、このような欠点を除き、スイッチトキ
ャパシタ回路を利用することにより、アナログのＬＰＦ
回路を不要とすると共に、半導体集積回路上のチップ面
積を小さく構成出来るようにしたＦＳＫ復調回路を提供
することにある。
ャパシタ回路を利用することにより、アナログのＬＰＦ
回路を不要とすると共に、半導体集積回路上のチップ面
積を小さく構成出来るようにしたＦＳＫ復調回路を提供
することにある。
本発明のＦＳＫ復調回路の構成は、ＦＳＫ復調信号を入
力してこのＦＳＫ変調信号の周波数に比例した周波数の
第１のクロックを出力する第１のクロック発生回路と、
一定周波数信号を入力してこの一定周波数信号の周波数
に比例した周波数の第２のクロックを出力する第２のク
ロック発生回路と、電源電圧を抵抗分割して一定電圧を
発生する直流電圧発生回路と、前記第１および第２のク
ロックのうちの一方のクロックでサンプリングされ一端
が電源端子に接続された第１のスイッチトキャパシタ等
価抵抗回路と、前記第１および第２のクロックのうちの
他方のクロックでサンプリングされ一端が接地され他端
が前記第１のスイッチトキャパシタ等価抵抗回路の他端
と共通接続された第２のスイッチトキャパシタ等価抵抗
回路と、これら第１および第２のスイッチトキャパシタ
等価抵抗回路の共通接続点からの出力電圧と前記直流電
圧発生回路の出力電圧とを比較する比較回路と、この比
較回路の出力を入力し外部からのタイミング信号により
この入力を出力するフリップフロップ回路とを備えたこ
とを特徴とする。
力してこのＦＳＫ変調信号の周波数に比例した周波数の
第１のクロックを出力する第１のクロック発生回路と、
一定周波数信号を入力してこの一定周波数信号の周波数
に比例した周波数の第２のクロックを出力する第２のク
ロック発生回路と、電源電圧を抵抗分割して一定電圧を
発生する直流電圧発生回路と、前記第１および第２のク
ロックのうちの一方のクロックでサンプリングされ一端
が電源端子に接続された第１のスイッチトキャパシタ等
価抵抗回路と、前記第１および第２のクロックのうちの
他方のクロックでサンプリングされ一端が接地され他端
が前記第１のスイッチトキャパシタ等価抵抗回路の他端
と共通接続された第２のスイッチトキャパシタ等価抵抗
回路と、これら第１および第２のスイッチトキャパシタ
等価抵抗回路の共通接続点からの出力電圧と前記直流電
圧発生回路の出力電圧とを比較する比較回路と、この比
較回路の出力を入力し外部からのタイミング信号により
この入力を出力するフリップフロップ回路とを備えたこ
とを特徴とする。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例を一部具体回路で示したブロ
ック図である。本実施例は、第１，第２のクロック発生
回路１，２と、第１，第２のスイッチトキャパシタ等価
抵抗回路３，４と、直流電圧発生回路５と、これら等価
抵抗回路３，４の出力と直流電圧発生回路５の出力とを
比較する比較回路６と、フリップフロップ７とから構成
される。第１のクロック発生回路１は周波数INのＦＳ
Ｋ変調回路ＳINを入力し、この周波数INに比例した周
波数′INの互いに重なり合わない２相の第１クロック
φ11，φ12を出力し、第２のクロック発生回路２は周波
数０の一定周波数信号Ｓ０を入力し、この周波数０
に比例した周波数０′の互いに重なり合わない２相の
第２クロックφ21，φ22を出力する。第１のスイッチト
キャパシタ等価抵抗回路（以下第１のＳＣ等価抵抗とい
う）３は、第１または第２のクロックでサンプリングさ
れ、第２のスイッチトキャパシタ等価抵抗回路４（以下
第２のＳＣ等価抵抗という）は、第１のＳＣ等価抵抗３
で用いられていない方のクロックでサンプリングされ
る。第１および第２のＳＣ等価抵抗回路３，４は電源Ｖ
DDと接地間に抵抗分割回路を形成し、その中間端子電圧
が比較回路６の被比較電圧ＶＲ′となっている。このＳ
Ｃ等価抵抗は、一般に入力クロックの周波数に反比例し
て等価抵抗値が変化する。
ック図である。本実施例は、第１，第２のクロック発生
回路１，２と、第１，第２のスイッチトキャパシタ等価
抵抗回路３，４と、直流電圧発生回路５と、これら等価
抵抗回路３，４の出力と直流電圧発生回路５の出力とを
比較する比較回路６と、フリップフロップ７とから構成
される。第１のクロック発生回路１は周波数INのＦＳ
Ｋ変調回路ＳINを入力し、この周波数INに比例した周
波数′INの互いに重なり合わない２相の第１クロック
φ11，φ12を出力し、第２のクロック発生回路２は周波
数０の一定周波数信号Ｓ０を入力し、この周波数０
に比例した周波数０′の互いに重なり合わない２相の
第２クロックφ21，φ22を出力する。第１のスイッチト
キャパシタ等価抵抗回路（以下第１のＳＣ等価抵抗とい
う）３は、第１または第２のクロックでサンプリングさ
れ、第２のスイッチトキャパシタ等価抵抗回路４（以下
第２のＳＣ等価抵抗という）は、第１のＳＣ等価抵抗３
で用いられていない方のクロックでサンプリングされ
る。第１および第２のＳＣ等価抵抗回路３，４は電源Ｖ
DDと接地間に抵抗分割回路を形成し、その中間端子電圧
が比較回路６の被比較電圧ＶＲ′となっている。このＳ
Ｃ等価抵抗は、一般に入力クロックの周波数に反比例し
て等価抵抗値が変化する。
従って、抵抗分割回路を形成する等価抵抗のうち一方が
ＦＳＫ変調信号周波数INに反比例し、他方が一定値と
なるため、比較電圧ＶＲ′は、ＦＳＫ入力信号INに応
じて変化することになる。
ＦＳＫ変調信号周波数INに反比例し、他方が一定値と
なるため、比較電圧ＶＲ′は、ＦＳＫ入力信号INに応
じて変化することになる。
抵抗Ｒ３，Ｒ４を選択して直流電圧発生回路５の出力電
圧を適当な値とし、これを比較回路６の比較電圧ＶＲと
し比較電圧ＶＲ′と比較することにより、ＦＳＫ変調信
号ＳINに応じた比較回路出力が得られる。この出力をフ
リップフロップ７に与え外部より与えられるタイミング
信号ＳＴと同期したタイミングで復調出力ＳOUTを出力
し、タイミング良く復調信号を検出出来る様にしてい
る。
圧を適当な値とし、これを比較回路６の比較電圧ＶＲと
し比較電圧ＶＲ′と比較することにより、ＦＳＫ変調信
号ＳINに応じた比較回路出力が得られる。この出力をフ
リップフロップ７に与え外部より与えられるタイミング
信号ＳＴと同期したタイミングで復調出力ＳOUTを出力
し、タイミング良く復調信号を検出出来る様にしてい
る。
次に本実施例の回路において、第２図はクロック発生回
路１，２の一例の回路図、第３図は第２図の波形図であ
り、本実施例は、２値のＦＳＫ変調信号の復調出力を与
えるものである。第１のＳＣ等価抵抗回路３はスイッチ
Ｓ１〜Ｓ４，コンデンサＣ１で構成され、第１のクロッ
クφ11，φ12でサンプリングされる。この時、第１のＳ
Ｃ等価抵抗回路３の等価抵抗値Ｒ１は次式となる。
路１，２の一例の回路図、第３図は第２図の波形図であ
り、本実施例は、２値のＦＳＫ変調信号の復調出力を与
えるものである。第１のＳＣ等価抵抗回路３はスイッチ
Ｓ１〜Ｓ４，コンデンサＣ１で構成され、第１のクロッ
クφ11，φ12でサンプリングされる。この時、第１のＳ
Ｃ等価抵抗回路３の等価抵抗値Ｒ１は次式となる。
Ｒ１＝１／（２・IN′・Ｃ１）＝Ａ／（IN・Ｃ１） 但し、Ａ＝IN／（２・IN′）で定数を示す。
また第２のＳＣ等価抵抗回路４は、スイッチＳ５〜
Ｓ８，コンデンサＣ２で構成され、第２のクロック
φ21，φ22でサンプリングされ、その等価抵抗値Ｒ２は
次式となる。
Ｓ８，コンデンサＣ２で構成され、第２のクロック
φ21，φ22でサンプリングされ、その等価抵抗値Ｒ２は
次式となる。
Ｒ２＝１／（２・０′・Ｃ２）＝Ｂ／（０・Ｃ２） 但し、Ｂ＝０／（２・０′）で定数となる。
ここで簡単化する為にＣ１＝Ｃ２，Ａ＝Ｂとすると、被
比較電圧ＶＲ′は次式となる。
比較電圧ＶＲ′は次式となる。
ＶＲ′＝〔Ｒ２／（Ｒ１＋Ｒ２）〕×ＶDD ＝〔IN／（０＋IN）〕×ＶDD 今、２値のＦＳＫ変調信号ＳINの周波数をIN1および
IN2（IN1＞IN2）とすると、それぞれに対応する
被比較電圧ＶＲ′１およびＶＲ′２は次式となる。
IN2（IN1＞IN2）とすると、それぞれに対応する
被比較電圧ＶＲ′１およびＶＲ′２は次式となる。
ＶＲ′１＝〔IN1／（０＋IN1）〕×ＶDD ＶＲ′２＝〔IN2／（０＋IN2）〕×ＶDD 両者が比較回路６のコンパレータにより区別される為に
は ＶＲ′１＞ＶＲ＞ＶＲ′２ 〔IN1／（０＋IN1）〕×ＶDD＞ＶＲ＞〔IN2／（０＋IN2）〕×ＶDD となる様に抵抗Ｒ３，Ｒ４を適当に選んで比較電圧ＶＲ
を決めれば良い。
は ＶＲ′１＞ＶＲ＞ＶＲ′２ 〔IN1／（０＋IN1）〕×ＶDD＞ＶＲ＞〔IN2／（０＋IN2）〕×ＶDD となる様に抵抗Ｒ３，Ｒ４を適当に選んで比較電圧ＶＲ
を決めれば良い。
第４図は本実施例における具体的な動作の様子を示すタ
イムチャートである。ＦＳＫ変調入力信号が周波数
IN2がIN1に変った時、第１のクロックφ１１は同様に
周波数が変化し、これによってスイッチトキャパシタ等
価抵抗回路３，４を介した被比較電圧がＶR2からＶR1と
上昇する。この電圧上昇を比較回路６で検出し、その検
出出力をタイミング信号ＳＴに同期して出力信号ＳOUT
とする。
イムチャートである。ＦＳＫ変調入力信号が周波数
IN2がIN1に変った時、第１のクロックφ１１は同様に
周波数が変化し、これによってスイッチトキャパシタ等
価抵抗回路３，４を介した被比較電圧がＶR2からＶR1と
上昇する。この電圧上昇を比較回路６で検出し、その検
出出力をタイミング信号ＳＴに同期して出力信号ＳOUT
とする。
この様に、本実施例では半導体集積回路上で精度が確保
出来るコンデンサの比で特性の決まるスイッチトキャパ
シタ等価抵抗回路を用いることにより、従来のアナログ
ＬＰＦを用いたＦＳＫ復調回路よりも小さなチップ面積
で、かつ素子の絶対値のバラツキを特に考慮することな
くＦＳＫ復調回路が設計することが出来る。
出来るコンデンサの比で特性の決まるスイッチトキャパ
シタ等価抵抗回路を用いることにより、従来のアナログ
ＬＰＦを用いたＦＳＫ復調回路よりも小さなチップ面積
で、かつ素子の絶対値のバラツキを特に考慮することな
くＦＳＫ復調回路が設計することが出来る。
第５図は本発明の第２の実施例を一部回路で示したブロ
ック図である。第１および第２のクロック発生回路１，
２は第２図と同様である。第１のＳＣ等価回路３はスイ
ッチＳ１〜Ｓ４，コンデンサＣ１より構成され、第１の
クロックφ11，φ12でサンプリングされ、第２のＳＣ等
価抵抗回路４はスイッチＳ５〜Ｓ８，コンデンサＣ２よ
り構成され、第２のクロックφ21，φ22でサンプリング
される。本実施例では、比較電圧ＶＲも、ＳＣ等価抵抗
回路８，９を用いた抵抗分割回路を利用して作られてお
り、スイッチＳ９〜Ｓ１２，コンデンサＣ３がＳＣ等価
抵抗回路８の抵抗値Ｒ３，スイッチＳ１３〜Ｓ１６，コ
ンデンサＣ４がＳＣ等価抵抗回路９の抵抗値Ｒ４を構成
し、両者ともに第２のクロックφ21，φ22でサンプリン
グされ、ている。また比較回路６は第２のクロックでサ
ンプリングするスイッチトキャパシタ型のコンパレータ
回路が用いられ、スイッチＳ17〜Ｓ19，コンデンサ
Ｃ５，スイッチＳ19を含むコンパレータ６，１０段のイ
ンバータ３５より構成されている。本実施例において、
IN／IN′＝０／０′， Ｃ１＝Ｃ２＝Ｃ３＝Ｃ４として比較電圧ＶＲおよび被比
較電圧ＶＲ′を求める次式となる。
ック図である。第１および第２のクロック発生回路１，
２は第２図と同様である。第１のＳＣ等価回路３はスイ
ッチＳ１〜Ｓ４，コンデンサＣ１より構成され、第１の
クロックφ11，φ12でサンプリングされ、第２のＳＣ等
価抵抗回路４はスイッチＳ５〜Ｓ８，コンデンサＣ２よ
り構成され、第２のクロックφ21，φ22でサンプリング
される。本実施例では、比較電圧ＶＲも、ＳＣ等価抵抗
回路８，９を用いた抵抗分割回路を利用して作られてお
り、スイッチＳ９〜Ｓ１２，コンデンサＣ３がＳＣ等価
抵抗回路８の抵抗値Ｒ３，スイッチＳ１３〜Ｓ１６，コ
ンデンサＣ４がＳＣ等価抵抗回路９の抵抗値Ｒ４を構成
し、両者ともに第２のクロックφ21，φ22でサンプリン
グされ、ている。また比較回路６は第２のクロックでサ
ンプリングするスイッチトキャパシタ型のコンパレータ
回路が用いられ、スイッチＳ17〜Ｓ19，コンデンサ
Ｃ５，スイッチＳ19を含むコンパレータ６，１０段のイ
ンバータ３５より構成されている。本実施例において、
IN／IN′＝０／０′， Ｃ１＝Ｃ２＝Ｃ３＝Ｃ４として比較電圧ＶＲおよび被比
較電圧ＶＲ′を求める次式となる。
ＶＲ＝１／２×ＶDD ＶＲ′＝〔IN／（０＋IN）〕×ＶDD 第１の実施例と同様に、２値のＦＳＫ変調信号を考える
と 〔IN1／（０＋IN1）〕×ＶDD＞１／２×ＶDD＞〔IN2／（０＋
IN2）〕×ＶDD すなわち、IN1＞０＞IN2となる様に一定周波数信
号Ｓ０の周波数０を選べば復調動作が出来る。
と 〔IN1／（０＋IN1）〕×ＶDD＞１／２×ＶDD＞〔IN2／（０＋
IN2）〕×ＶDD すなわち、IN1＞０＞IN2となる様に一定周波数信
号Ｓ０の周波数０を選べば復調動作が出来る。
以上説明したように本発明は、素子の比精度が確保出来
る半導体集積回路において、コンデンサの比で特性の決
まるスイッチトキャパシタ等価抵抗回路を用いることに
より、ＦＳＫ復調回路を小さな面積で実現出来、また素
子の絶対値のバラツキを特に考慮することなく同回路を
設計出来るという効果がある。
る半導体集積回路において、コンデンサの比で特性の決
まるスイッチトキャパシタ等価抵抗回路を用いることに
より、ＦＳＫ復調回路を小さな面積で実現出来、また素
子の絶対値のバラツキを特に考慮することなく同回路を
設計出来るという効果がある。
第１図は本発明の一実施例の回路図、回路図、第２図，
第３図は第１図のクロック発生回路の一例の回路図およ
び波形図、第４図は本実施例の動作を示すタイムチャー
ト、第５図は、本発明の第２の実施例の回路図、第６図
は従来のＦＳＫ復調回路の一例のブロック図である。 １……第１のクロック発生回路、２……第２のクロック
発生回路、３……第１のスイッチトキャパシタ等価抵抗
回路、４……第２のスイッチトキャパシタ等価抵抗回
路、５，２４……直流電圧発生回路、６，２５……比較
回路、７……フリップ・フロップ、１０……信号入力端
子、１１……クロック入力端子、１３……信号出力端
子、２１……トリカパルス発生器、２２……単安定マル
チバイブレータ、２３……ＬＰＦ。
第３図は第１図のクロック発生回路の一例の回路図およ
び波形図、第４図は本実施例の動作を示すタイムチャー
ト、第５図は、本発明の第２の実施例の回路図、第６図
は従来のＦＳＫ復調回路の一例のブロック図である。 １……第１のクロック発生回路、２……第２のクロック
発生回路、３……第１のスイッチトキャパシタ等価抵抗
回路、４……第２のスイッチトキャパシタ等価抵抗回
路、５，２４……直流電圧発生回路、６，２５……比較
回路、７……フリップ・フロップ、１０……信号入力端
子、１１……クロック入力端子、１３……信号出力端
子、２１……トリカパルス発生器、２２……単安定マル
チバイブレータ、２３……ＬＰＦ。
Claims (1)
- 【請求項１】ＦＳＫ変調信号を入力してこのＦＳＫ変調
信号の周波数に比例した周波数の第１のクロックを出力
する第１のクロック発生回路と、一定周波数信号を入力
してこの一定周波数信号の周波数に比例した周波数の第
２のクロックを出力する第２のクロック発生回路と、電
源電圧を抵抗分割して一定電圧を発生する直流電圧発生
回路と、前記第１および第２のクロックのうちの一方の
クロックでサンプリングされ一端が電源端子に接続され
た第１のスイッチトキャパシタ等価抵抗回路と、前記第
１および第２のクロックのうちの他方のクロックでサン
プリングされ一端が接地され他端が前記第１のスイッチ
トキャパシタ等価抵抗回路の他端と共通接続された第２
のスイッチトキャパシタ等価抵抗回路と、これら第１お
よび第２のスイッチトキャパシタ等価抵抗回路の共通接
続点からの出力電圧と前記直流電圧発生回路の出力電圧
とを比較する比較回路と、この比較回路の出力を入力し
外部からのタイミング信号によりこの入力を出力するフ
リップフロップ回路とを備えたことを特徴とするＦＳＫ
復調回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63331112A JPH0626348B2 (ja) | 1988-12-28 | 1988-12-28 | Ｆｓｋ復調回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63331112A JPH0626348B2 (ja) | 1988-12-28 | 1988-12-28 | Ｆｓｋ復調回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02177745A JPH02177745A (ja) | 1990-07-10 |
| JPH0626348B2 true JPH0626348B2 (ja) | 1994-04-06 |
Family
ID=18239993
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63331112A Expired - Lifetime JPH0626348B2 (ja) | 1988-12-28 | 1988-12-28 | Ｆｓｋ復調回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0626348B2 (ja) |
-
1988
- 1988-12-28 JP JP63331112A patent/JPH0626348B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02177745A (ja) | 1990-07-10 |
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