JPS6373566A - 不揮発性半導体記憶装置の製造方法 - Google Patents
不揮発性半導体記憶装置の製造方法Info
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- JPS6373566A JPS6373566A JP61217507A JP21750786A JPS6373566A JP S6373566 A JPS6373566 A JP S6373566A JP 61217507 A JP61217507 A JP 61217507A JP 21750786 A JP21750786 A JP 21750786A JP S6373566 A JPS6373566 A JP S6373566A
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- H10B41/42—Simultaneous manufacture of periphery and memory cells
- H10B41/43—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor
- H10B41/44—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor with a control gate layer also being used as part of the peripheral transistor
-
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明はメモリセルとして浮遊ゲート及び制御ゲート
からなる二重ゲート構造を持つ不揮発性素子を用いた不
揮発性半導体記憶装置の製造方法に関する。
からなる二重ゲート構造を持つ不揮発性素子を用いた不
揮発性半導体記憶装置の製造方法に関する。
（従来の技術）
浮遊ゲート及び制御ゲートからなる二重ゲート構造を持
つ不揮発性素子をメモリセルとして用いた不揮発性半導
体記憶装置いわゆるＥＰＲＯＭでは、データの書込みは
浮遊ゲートに電子を注入することにより行なわれ、デー
タの消去は紫外線の照射により予め浮遊ゲートに蓄積さ
れている電子を放出することにより行われる。
つ不揮発性素子をメモリセルとして用いた不揮発性半導
体記憶装置いわゆるＥＰＲＯＭでは、データの書込みは
浮遊ゲートに電子を注入することにより行なわれ、デー
タの消去は紫外線の照射により予め浮遊ゲートに蓄積さ
れている電子を放出することにより行われる。
ところで、従来、このようなＥＰＲＯＭは第２図の断面
図に示されるような工程で製造されている。すなわち、
まず、第２図（ａ）に示されるように、半導体基板２０
上にゲート酸化膜２１を堆積した後にゲート電極材料と
しての第１層目の多結晶シリコン＄Ｉ２２を堆積し、次
にこのゲート酸化膜２１と多結晶シリコン膜２２からな
る二Ｉｉ［に対してセルスリットと呼ばれる孔２３を開
孔する。次に第２図（ｂ）に示されるように表面に酸化
膜、窒化膜並びに酸化膜の三層構造からなる積層膜２４
を堆積し、さらに第２図（Ｃ）に示されるようにメモリ
セル領域上をレジスト２５でマスクしてメモリセル領域
以外の不要な＠ｍ膜２４、多結晶シリコン膜２２及びゲ
ート酸化［１２１をエツチング除去してメモリセル領域
にメモリセルの浮遊ゲート構造を形成する。このエツチ
ングの際、多結晶シリコン膜２２の側壁に付着していた
積層１１２４は縦方向での厚みが厚いために残ってしま
う。この後、第２図（ｄ）に示されように周辺素子領域
上に周辺素子のゲート酸化［Ａ２Ｂを形成する。さらに
第２図（ｅ）に示されようにその上に第２層目の多結晶
シリコン躾２７を堆積し、この多結晶シリコン［１２７
及びゲート酸化ｉ！２６をパターニングしてメモリセル
の１１１１ゲート構造、周辺素子のゲート構造をそれぞ
れ形成した後、メモリセルの制御ゲート構造及び周辺素
子のゲート構造をマスクにイオン注入を行ない、イオン
注入領域２８を形成する。次に第２図（ｆ）に示される
ように、後酸化膜２９を形成すると同時に上記イオン注
入領１ｉｉ１２８を活性化してメモリセル及び周辺素子
のソース、ドレイン拡散領域３０を形成する。
図に示されるような工程で製造されている。すなわち、
まず、第２図（ａ）に示されるように、半導体基板２０
上にゲート酸化膜２１を堆積した後にゲート電極材料と
しての第１層目の多結晶シリコン＄Ｉ２２を堆積し、次
にこのゲート酸化膜２１と多結晶シリコン膜２２からな
る二Ｉｉ［に対してセルスリットと呼ばれる孔２３を開
孔する。次に第２図（ｂ）に示されるように表面に酸化
膜、窒化膜並びに酸化膜の三層構造からなる積層膜２４
を堆積し、さらに第２図（Ｃ）に示されるようにメモリ
セル領域上をレジスト２５でマスクしてメモリセル領域
以外の不要な＠ｍ膜２４、多結晶シリコン膜２２及びゲ
ート酸化［１２１をエツチング除去してメモリセル領域
にメモリセルの浮遊ゲート構造を形成する。このエツチ
ングの際、多結晶シリコン膜２２の側壁に付着していた
積層１１２４は縦方向での厚みが厚いために残ってしま
う。この後、第２図（ｄ）に示されように周辺素子領域
上に周辺素子のゲート酸化［Ａ２Ｂを形成する。さらに
第２図（ｅ）に示されようにその上に第２層目の多結晶
シリコン躾２７を堆積し、この多結晶シリコン［１２７
及びゲート酸化ｉ！２６をパターニングしてメモリセル
の１１１１ゲート構造、周辺素子のゲート構造をそれぞ
れ形成した後、メモリセルの制御ゲート構造及び周辺素
子のゲート構造をマスクにイオン注入を行ない、イオン
注入領域２８を形成する。次に第２図（ｆ）に示される
ように、後酸化膜２９を形成すると同時に上記イオン注
入領１ｉｉ１２８を活性化してメモリセル及び周辺素子
のソース、ドレイン拡散領域３０を形成する。
このように上記方法ではメモリセルと周辺素子のゲート
酸化ＩＩ！厚を独立に制御することができるため、汎用
性の高いＥＰＲＯＭを製造することができるという利点
を持つ。
酸化ＩＩ！厚を独立に制御することができるため、汎用
性の高いＥＰＲＯＭを製造することができるという利点
を持つ。
しかしながら、上記方法によれば、第２図（Ｃ）の工程
で残ってしまった積層ｒｌＡ２４の存在が後工程に悪影
響を及ぼすという問題がある。例えば、−（オン注入領
域２８を形成する際に積層膜２４下部の基板２０には不
純物イオンが十分に注入されないので、第２図（ｆ）に
示されるようにその部分のソース。
で残ってしまった積層ｒｌＡ２４の存在が後工程に悪影
響を及ぼすという問題がある。例えば、−（オン注入領
域２８を形成する際に積層膜２４下部の基板２０には不
純物イオンが十分に注入されないので、第２図（ｆ）に
示されるようにその部分のソース。
ドレイン拡散領域３０の拡散深さが浅くなり、ソース、
ドレイン抵抗が増大する。また、この積層膜２４は汚染
源となり、後工程に悪影響を与えるという問題もある。
ドレイン抵抗が増大する。また、この積層膜２４は汚染
源となり、後工程に悪影響を与えるという問題もある。
（発明が解決しようとする問題点）
このように従来方法では、メモリセルと周辺素子のゲー
ト酸化膜厚を独立して制御することができるという利点
を持つ反面、特性や信頼性が悪化するという欠点がある
。
ト酸化膜厚を独立して制御することができるという利点
を持つ反面、特性や信頼性が悪化するという欠点がある
。
この発明は上記のような事情を考慮してなされたもので
あり、その目的は、特性や信頼性を悪化させることなく
メモリセルと周辺素子のゲート酸化膜厚を独立して制御
することができる不揮発性半導体記憶記憶装置の製造方
法を提供することにある。
あり、その目的は、特性や信頼性を悪化させることなく
メモリセルと周辺素子のゲート酸化膜厚を独立して制御
することができる不揮発性半導体記憶記憶装置の製造方
法を提供することにある。
［発明の構成］
〈問題点を解決するための手段）
この発明の不揮発性半導体記憶装置の製造方法は、第１
導電型の半導体基体上に絶縁性の第１の膜、導電性の第
２の膜及び耐酸化性の第３の腹を順次堆積する工程と、
上記第１、第２及び第３の膜からなる積層膜を所定位置
にのみ選択的に残してメモリセル用不揮発性素子の浮遊
ゲート構造を形成する工程と、全面に絶縁性の第４の膜
及び導電性の第５の膜を順次堆積する工程と、上記第４
及び第５の膜からなる積層膜を所定位置にのみ選択的に
残して周辺素子のゲート構造並びに上記不揮発性素子の
制御ゲート構造を形成する工程と。
導電型の半導体基体上に絶縁性の第１の膜、導電性の第
２の膜及び耐酸化性の第３の腹を順次堆積する工程と、
上記第１、第２及び第３の膜からなる積層膜を所定位置
にのみ選択的に残してメモリセル用不揮発性素子の浮遊
ゲート構造を形成する工程と、全面に絶縁性の第４の膜
及び導電性の第５の膜を順次堆積する工程と、上記第４
及び第５の膜からなる積層膜を所定位置にのみ選択的に
残して周辺素子のゲート構造並びに上記不揮発性素子の
制御ゲート構造を形成する工程と。
上記不揮発性素子の浮遊ゲート構造及びに上記周辺素子
のゲート構造それぞれをマスクとして用いて上記基体に
第２導電型の不純物を注入して、上記不揮発性素子及び
周辺素子それぞれのソース、ドレイン領域を形成する工
程とから構成されている。
のゲート構造それぞれをマスクとして用いて上記基体に
第２導電型の不純物を注入して、上記不揮発性素子及び
周辺素子それぞれのソース、ドレイン領域を形成する工
程とから構成されている。
（作用）
この発明の不揮発性半導体記憶装置の製造方法では、第
１導電型の半導体基体上に絶縁性の第１の膜、導電性の
第２の膜及び耐酸化性のＭ３の膜を順次堆積した後、上
記第１、第２及び第３の摸からなる積層膜を所定位置に
のみ選択的に残してメモリセル用不揮発性素子の浮遊ゲ
ート構造を形成することにより、第１、第２及び第３の
膜からなる積層膜を必要な箇所のみに残すようにしてい
る。
１導電型の半導体基体上に絶縁性の第１の膜、導電性の
第２の膜及び耐酸化性のＭ３の膜を順次堆積した後、上
記第１、第２及び第３の摸からなる積層膜を所定位置に
のみ選択的に残してメモリセル用不揮発性素子の浮遊ゲ
ート構造を形成することにより、第１、第２及び第３の
膜からなる積層膜を必要な箇所のみに残すようにしてい
る。
（実施例）
以下、図面を参照してこの発明の一実施例を説明する。
第１図はこの発明の一実施例の方法による製造工程を順
次示す断面図である。
次示す断面図である。
まず、第１図（ａ）に示されるように、例えばＰ型のシ
リコン半導体基板１０上に２００人の厚みのシリコン酸
化膜１１を形成した後、ＣＶＤ （化学的気相成長法）
によりその上に４０００人の厚みの多結晶シリコン膜１
２を堆積する。さらに、その上にシリコン酸化膜、シリ
コン窒化膜及びシリコン酸化膜からなる三層構造の積層
膜１３を堆積する。
リコン半導体基板１０上に２００人の厚みのシリコン酸
化膜１１を形成した後、ＣＶＤ （化学的気相成長法）
によりその上に４０００人の厚みの多結晶シリコン膜１
２を堆積する。さらに、その上にシリコン酸化膜、シリ
コン窒化膜及びシリコン酸化膜からなる三層構造の積層
膜１３を堆積する。
この積層Ｉ！！１３は周知の方法でシリコン酸化膜、シ
リコン窒化膜及びシリコン酸化膜それぞれを順次堆積す
ることにより形成する。
リコン窒化膜及びシリコン酸化膜それぞれを順次堆積す
ることにより形成する。
次に第１図（ｂ）に示されるように、上記シリコン酸化
１１１１、多結晶シリコン１１１２及び積１１ＷＡ１３
を周知のフォトリソグラフィ技術並びにエツチング技術
によりバターニングしてメモリセル領域のみに残す。
１１１１、多結晶シリコン１１１２及び積１１ＷＡ１３
を周知のフォトリソグラフィ技術並びにエツチング技術
によりバターニングしてメモリセル領域のみに残す。
次に第１図（Ｃ）に示されるように、熱酸化法により基
板１０の露出面にシリコン酸化膜１４を２５０人の厚み
に形成する。このとき、予め残されている積８Ｉ膜１３
はシリコン窒化膜が耐波化性を有しているのでその周囲
にはシリコン酸化膜はほとんど成長せず、反対に多結晶
シリコン膜１２の側壁にはこれよりも厚いシリコン酸化
膜が成長する。
板１０の露出面にシリコン酸化膜１４を２５０人の厚み
に形成する。このとき、予め残されている積８Ｉ膜１３
はシリコン窒化膜が耐波化性を有しているのでその周囲
にはシリコン酸化膜はほとんど成長せず、反対に多結晶
シリコン膜１２の側壁にはこれよりも厚いシリコン酸化
膜が成長する。
次に第１図（ｄ）に示されるように、ＣＶＤにより全面
に３５００人の厚みの第２層目の多結晶シリコン膜１５
を堆積し、さらに周知のフォトリソグラフィ技術並びに
エツチング技術によりバターニングして、シリコン酸化
ｇｌ１４及び多結晶シリコン膜１５の積層構造からなる
周辺素子のゲート構造及びメモリセルの浮遊ゲート構造
を形成し、さらに周辺素子のゲート構造並びにメモリセ
ルの浮遊ゲート構造をマスクにＮ型不純物、例えばヒ素
イオン（ＡＳ）を４０ＫｅＶｒ ５ｘ１０ｆ ’ ／
ｃｍ３のドーズ量でイオン注入してイオン注入領域１６
を形成する。
に３５００人の厚みの第２層目の多結晶シリコン膜１５
を堆積し、さらに周知のフォトリソグラフィ技術並びに
エツチング技術によりバターニングして、シリコン酸化
ｇｌ１４及び多結晶シリコン膜１５の積層構造からなる
周辺素子のゲート構造及びメモリセルの浮遊ゲート構造
を形成し、さらに周辺素子のゲート構造並びにメモリセ
ルの浮遊ゲート構造をマスクにＮ型不純物、例えばヒ素
イオン（ＡＳ）を４０ＫｅＶｒ ５ｘ１０ｆ ’ ／
ｃｍ３のドーズ量でイオン注入してイオン注入領域１６
を形成する。
次に第１図（ｅ）に示されるように、後酸化膜１７を５
００人の厚みに形成すると同時にそのときの加熱処理に
より上記イオン注入領域１６を活性化してメモリセル及
び周辺素子のＮ型ソース、ドレイン拡散領域１８を形成
する。
００人の厚みに形成すると同時にそのときの加熱処理に
より上記イオン注入領域１６を活性化してメモリセル及
び周辺素子のＮ型ソース、ドレイン拡散領域１８を形成
する。
このように上記実施例の方法によれば、基板１０上にシ
リコン酸化膜１１、多結晶シリコン１１１２及びｖ４層
模膜３を順次堆積した後、これら堆積膜を所定位防にの
み選択的に残してメモリセル用不連発性素子の浮遊ゲー
ト構造を形成し、この堆積膜を必要な箇所のみに残すよ
うにしたので、従来のように積層膜が不要箇所に残され
ることにより発生した種々の問題点が全て解消され、特
性や信頼性の悪化を防止することができる。しかもメモ
リセルと周辺素子のゲート酸化膜、すなわちシリコン酸
化［１１と１４とは別個に形成されるため、それぞれ独
立して膜厚を制御することができる。このため、製造さ
れるＥＰＲＯＭの汎用性を高めることができる。
リコン酸化膜１１、多結晶シリコン１１１２及びｖ４層
模膜３を順次堆積した後、これら堆積膜を所定位防にの
み選択的に残してメモリセル用不連発性素子の浮遊ゲー
ト構造を形成し、この堆積膜を必要な箇所のみに残すよ
うにしたので、従来のように積層膜が不要箇所に残され
ることにより発生した種々の問題点が全て解消され、特
性や信頼性の悪化を防止することができる。しかもメモ
リセルと周辺素子のゲート酸化膜、すなわちシリコン酸
化［１１と１４とは別個に形成されるため、それぞれ独
立して膜厚を制御することができる。このため、製造さ
れるＥＰＲＯＭの汎用性を高めることができる。
なお。この発明は上記した実施例に限定されるものでは
なく、種々の変形が可能であることはいうまでもない。
なく、種々の変形が可能であることはいうまでもない。
例えば上記実施例では積層膜１３はシリコン酸化膜、シ
リコン窒化膜及びシリコン酸化膜それぞれを順次堆積す
ることにより形成する場合について説明が、これは予め
シリコン酸化膜とシリコン窒化膜とを堆積した二層膜の
みを形成しておき、第１図（Ｃ）のゲート酸化工程の際
に同時にシリコン窒化膜を酸化しこの上にシリコン酸化
膜を形成することにより三層の積層膜としてもよい。
リコン窒化膜及びシリコン酸化膜それぞれを順次堆積す
ることにより形成する場合について説明が、これは予め
シリコン酸化膜とシリコン窒化膜とを堆積した二層膜の
みを形成しておき、第１図（Ｃ）のゲート酸化工程の際
に同時にシリコン窒化膜を酸化しこの上にシリコン酸化
膜を形成することにより三層の積層膜としてもよい。
さらに、上記実施例では基板１０としてＰ型のものを使
用し、メモリセル及び周辺素子としてＮチャネル型のも
のを形成する場合について説明が、反対にＮ型基板を使
用してＰチャネル素子を形成するようにしてもよいこと
はもちろんである。
用し、メモリセル及び周辺素子としてＮチャネル型のも
のを形成する場合について説明が、反対にＮ型基板を使
用してＰチャネル素子を形成するようにしてもよいこと
はもちろんである。
さらに、第１図（ｄ）の工程の際に第１層目の多結晶シ
リコンＩ！１１１２の一部を露出させ、第２層目の多結
晶シリコンｌ１１５のバターニングと同時に、ソース、
ドレイン拡散領域１８の配列方向と直行する方向におい
て第１層目の多結晶シリコンｌ１１２のバターニングを
行なうことにより、メモリセルの浮遊ゲートと制御ゲー
トとを自己整合的に形成することも可能である。
リコンＩ！１１１２の一部を露出させ、第２層目の多結
晶シリコンｌ１１５のバターニングと同時に、ソース、
ドレイン拡散領域１８の配列方向と直行する方向におい
て第１層目の多結晶シリコンｌ１１２のバターニングを
行なうことにより、メモリセルの浮遊ゲートと制御ゲー
トとを自己整合的に形成することも可能である。
［発明の効果］
以上説明したようにこの発明によれば、特性や信頼性を
悪化させることなくメモリセルと周辺素子のゲート酸化
膜厚を独立して制御することができる不揮発性半導体記
憶装置の製造方法を提供することができる。
悪化させることなくメモリセルと周辺素子のゲート酸化
膜厚を独立して制御することができる不揮発性半導体記
憶装置の製造方法を提供することができる。
第１図はこの発明の一実施例の方法による製造工程を示
す断面図、第２図は従来方法による製造工程を示す断面
図である。 １０・・・Ｐ型のシリコン半導体基板、１１・・・シリ
コン酸化膜、１２・・・第１１目の多結晶シリコン膜、
１３・・・積層膜、１４・・・シリコン酸化膜、１５・
・・第２１１目の多結晶シリコン膜、１６・・・イオン
注入領域、１１・・・後酸化膜、１８・・・Ｎ型ソース
、ドレイン拡散領域。 出願人代理人 弁理士 鈴江武彦 １゜ 第１図
す断面図、第２図は従来方法による製造工程を示す断面
図である。 １０・・・Ｐ型のシリコン半導体基板、１１・・・シリ
コン酸化膜、１２・・・第１１目の多結晶シリコン膜、
１３・・・積層膜、１４・・・シリコン酸化膜、１５・
・・第２１１目の多結晶シリコン膜、１６・・・イオン
注入領域、１１・・・後酸化膜、１８・・・Ｎ型ソース
、ドレイン拡散領域。 出願人代理人 弁理士 鈴江武彦 １゜ 第１図
Claims (1)
- 第１導電型の半導体基体上に絶縁性の第１の膜、導電性
の第２の膜及び耐酸化性の第３の膜を順次堆積する工程
と、上記第１、第２及び第３の膜からなる積層膜を所定
位置にのみ選択的に残してメモリセル用不揮発性素子の
浮遊ゲート構造を形成する工程と、全面に絶縁性の第４
の膜及び導電性の第５の膜を順次堆積する工程と、上記
第４及び第５の膜からなる積層膜を所定位置にのみ選択
的に残して周辺素子のゲート構造並びに上記不揮発性素
子の制御ゲート構造を形成する工程と、上記不揮発性素
子の浮遊ゲート構造及びに上記周辺素子のゲート構造そ
れぞれをマスクとして用いて上記基体に第２導電型の不
純物を注入して、上記不揮発性素子及び周辺素子それぞ
れのソース、ドレイン領域を形成する工程とを具備した
ことを特徴とする不揮発性半導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61217507A JPS6373566A (ja) | 1986-09-16 | 1986-09-16 | 不揮発性半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61217507A JPS6373566A (ja) | 1986-09-16 | 1986-09-16 | 不揮発性半導体記憶装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6373566A true JPS6373566A (ja) | 1988-04-04 |
Family
ID=16705317
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61217507A Pending JPS6373566A (ja) | 1986-09-16 | 1986-09-16 | 不揮発性半導体記憶装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6373566A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0713249A1 (en) * | 1994-10-28 | 1996-05-22 | Texas Instruments Incorporated | Method for forming semiconductor devices with oxide layers having different thicknesses |
| EP0798785A1 (en) * | 1996-03-29 | 1997-10-01 | STMicroelectronics S.r.l. | High-voltage-resistant MOS transistor, and corresponding manufacturing process |
| EP0993036A1 (en) * | 1998-10-09 | 2000-04-12 | STMicroelectronics S.r.l. | Method of manufacturing an integrated semiconductor device comprising a floating gate field-effect transistor and a logic-field effect transistor, and corresponding device |
-
1986
- 1986-09-16 JP JP61217507A patent/JPS6373566A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0713249A1 (en) * | 1994-10-28 | 1996-05-22 | Texas Instruments Incorporated | Method for forming semiconductor devices with oxide layers having different thicknesses |
| EP0798785A1 (en) * | 1996-03-29 | 1997-10-01 | STMicroelectronics S.r.l. | High-voltage-resistant MOS transistor, and corresponding manufacturing process |
| US5977591A (en) * | 1996-03-29 | 1999-11-02 | Sgs-Thomson Microelectronics S.R.L. | High-voltage-resistant MOS transistor, and corresponding manufacturing process |
| EP0993036A1 (en) * | 1998-10-09 | 2000-04-12 | STMicroelectronics S.r.l. | Method of manufacturing an integrated semiconductor device comprising a floating gate field-effect transistor and a logic-field effect transistor, and corresponding device |
| US6399442B1 (en) | 1998-10-09 | 2002-06-04 | Stmicroelectronics S.R.L. | Method of manufacturing an integrated semiconductor device having a nonvolatile floating gate memory, and related integrated device |
| US6747309B2 (en) | 1998-10-09 | 2004-06-08 | Stmicroelectronics S.R.L. | Method of manufacturing an integrated semiconductor device having a nonvolatile floating gate memory, and related integrated device |
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