JPS6373717A - 位相同期発振器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は通信装置などに多用される位相同期発振器に係
シ、特にその基準入力信号が障害となった後も、障害発
生以前の周波数を保持し得る位相同期発掘器に関するも
のである。

〔従来の技術〕

従来の位相同期発掘器の一例を第３図に示し説明する。

従来の位相同期発振器は、この第３図に示すように、入
力端子１００に加えられる基準入力信号と電圧制御発振
器５の出力信号の位相産を比較し、この位相差に比例し
た電圧を上記の電圧制御発振器５に制御電圧として与え
る位相比較回路１より構成される。

〔発明が解決しようとする問題点〕

上述した従来の位相同期発振器では、入力端子１００に
加えられる基準入力信号に障害が発生すると、一般に位
相比較回路１に加えられる２つの信号の位相差は不定と
なる。この結果位相比較回路１から電圧制御発振器５に
与えられる制御電圧も不定となシ、電圧制御発振器５の
出力周波数は、基準入力信号に障害が発生する以前の周
波数と大きく異なってしまうという問題点があった。

そして、従来の位相同期発振器においても上記の問題点
を補うため、基準入力信号が障害となった場合に、電圧
制御発振器５がその中心周波数を発生し得る機能を付加
したものが知られている。

しかしながら、このような機能を有する従来の位相発振
器においても一般に電圧制御発振器５の中心周波数と基
準入力信号が正常に与えられている場合の出力周波数が
異なるため、上記の問題点を本質的に解決し得なかった
。

〔問題点を解決するための手段〕

本発明による位相同期発振器は、電圧制御発振器と、与
えられたクロック信号を制御信号に応じて加算または減
算計数する計数回路と、この計数回路の出力信号を電圧
に変換し上記電圧制御発振器に制御電圧を与えるディジ
タル・アナログ変換回路と、上記電圧制御発振器の出力
信号と基準入力信号の位相差に応じた電圧を発生する位
相比較回路と、この位相比較回路の出力電圧と上記電圧
制御発振器の制御電圧を比較し上記計数回路に制御信号
を与える電圧比較回路と、クロック信号を発生するクロ
ック発生回路と、上記基準入力信号の障害を検出する障
害検出回路と、この障害検出回路の出力信号を一方の入
力とし、上記クロック発生回路からのクロック信号を他
方の゛入力としその障害検出回路の出力信号に応じてそ
のクロック信号を阻止し上記計数回路にクロック信号を
与える論理回路とを備えて々るようにしたものである。

〔作用〕

本発明においては、基準入力信号が障害となった場合に
おいても、その出力周波数を基準入力に障害が発生する
以前の値に保持する。

〔実施例〕

以下、図面に基づき本発明の実施例を詳細に説明する。

第１図は本発明による位相同期発振器の一実１１例を示
すブロック図である。

図において、１００は基準入力信号が印加される入力端
子、２００は出力信号が得られる出力端子である。

そして、１は入力端子１００からの基準入力信号と電圧
制御発振器５の出力信号の位相を比較しその位相差に応
じた電圧を発生する位相比較回路、２はこの位相比較回
路１の出力電圧と上記電圧制御発振器５０制御電圧を比
較し後述する計数回路に制御信号を与える電圧比較回路
で、この電圧比較回路２は両者の電圧差に応じて２つの
論理レベルを発生するように構成されている。ここでは
便宜上、位相比較回路１の出力電圧が電圧制御発振器５
０制御電圧よりも高い場合には論理レベル“１”を発生
し、また、制御電圧よりも低い場合には論理レベル″″
Ｏ”を発生するものとする。

３は与えられたクロック信号を上記の電圧比較回路２よ
り与えられる制御信号に応じて加算または減算計数する
計数回路で、アップダウンカウンタなどにより構成され
る。なお、この実施例では、制御信号として論理レベル
″″１２を与えられている場合には加算計数を行い、論
理レベル＠Ｏ”を与えられている場合には減算計数を行
うものとする。

４はこの計数回路３の出力信号であるディジタル信号を
アナログ電圧に変換し、電圧制御発振器５に制御電圧を
与えるディジタル・アナログ変換回路（以下、Ｄ／Ａ変
換回路と呼称する）、６は計数回路３に与えるためのク
ロック信号を発生するクロック発生回路、Ｔは基準入力
信号の障害を検出する障害検出回路で、この障害検出回
路Ｔは基準入力信号に障害がない場合は論理レベル“１
１を出力し、障害状態では論理レベル“Ｏ″を出力する
ように構成されている。８はこの障害検出回路７の出力
信号を一方の入力とし上記クロック発生回路６からのク
ロック信号を他方の入力とし障害検出回路Ｔの出力信号
に応じてクロック信号を阻止し計数回路３にクロック信
号を与える論理回路で、この論理回路８は上述したよう
に１クロック発生回路６からのクロック信号と障害検出
回路７の出力信号を２つの入力信号としておシ、この実
施例では単純なアンド（ＡＮＤ　）回路である。この結
果、基準入力信号が正常な場合は、クロック発生回路６
からのクロック信号は上記の計数回路３に与えられるが
、基準入力信号が障害状態となると論理回路８により阻
止され、計数回路３にはクロック信号が与えられない。

つぎにこの第１図に示す実施例の動作を説明する。

まず、基準入力信号が正常な場合の動作について説明す
る。

入力端子１００に与えられる基準入力信号が正常な場合
には、障害検出回路７は論理レベル１１”を発生するの
で、ロック発生回路６からのクロック信号は論理回路８
を介して計数回路３に与えられる。

そして、位相比較回路１はこの第１図に示す本位相同期
発振器の入出力信号の位相差に応じた電圧を発生してい
る。また、この電圧は常に電圧比較回路２によυ℃電圧
制御発振器の制御電圧と比較されている。

この電圧比較の結果、位相比較回路１の出力電圧が電圧
制御発振０５の制御電圧よシも高い場合には、電圧比較
回路２は論理レベル１１＃を出力するから計数回路３は
加算計数を行なう。この結果、計数回路３の計数結果出
力は増加するので、この信号をアナログ電圧に変換する
Ｄ／Ａ変挽回路４の出力である電圧制御発振器５の制御
電圧も上昇する０ また、逆に、位相比較回路１の出力電圧が電圧制御発振
器５の制御電圧よシも低い場合には、上記と逆に、電圧
比較回路２は論理レベル“０”を出力するから、計数回
路３は減算計数を行ない、Ｄ／Ａ変換回路４の出力電圧
は下降する。

以上の結果、本発明の位相同期発振器では、位相比較回
路１の出力電圧と、電圧制御発振器５の制御電圧は常に
等しくなるよう制御されるので、わずかな量子化誤差を
除けば、位相比較回路１の出力電圧が直接電圧制御発振
器５の制御電圧として与えられている従来の位相同期発
振器と等しい動作を行なう。

つぎに、入力端子１００に与えられる基準入力信号に障
害が発生した場合の動作について説明する。

上記の状態になると、障害検出回路Ｔはただちに、障害
を検出し、論理レベル＠Ｏ”を発生する。

この結果、クロック発生回路６からのクロック信号は論
理回路８において阻止され、計数回路３には与えられな
い。したがって、計数回路３の出力信号は基準入力信号
に障害が発生する以前の値を保持することＫなる。よっ
て、この信号をアナログ電圧に変換するＤ／Ａ変換回路
４の出力電圧、すなわち、電圧制御発振器５の制御電圧
も基準入力信号に障害が発生する以前の値を保持するの
で、電圧制御発振器５の出力周波数は、基準入力信号に
障害が発生する以前の値のまま変化しない。

以上の説明のように１本発明の位相同期発振器は基準入
力信号が正常な場合は従来の位相同期発振器と同等の動
作を行ない、基準入力信号に障害が発生した場合には、
障害発生以前の周波数を保持することができる。

なお、この第１図に示す実施例は、動作の説明を容易に
するため、位相同期発振器に種々の特性を与えるため付
加されるループフィルタを有さない、最も単純な位相同
期発振器に対して本発明を適用した場合を示したが、ル
ープフィルタを有する位相同期発振器に対しても本発明
を適用することができるので、以下、この場合について
説明する。

第２図は本発明の他の実施例を示すブロック図で、ルー
プフィルタを有する位相同期発振器を示すものである。

この第２図において第１図と同一符号のものは相当部分
を示し、９は位相比較回路１と電圧比較回路２との間に
挿入されたループフィルタである。

そして、位相比較回路１の出力信号はこのループフィル
タ９を介して電圧比較回路２に与えられるので、基準入
力信号が正常な場合には、前述の第１図に対する説明と
同様にして、電圧制御発振器５の制御電圧はこのループ
フィルタ９の出力電圧と等しく制御される。

したがって、この第２図に示す位相同期発振器は、従来
のループフィルタを有する位相同期発振器と等しい動作
特性を示す。また、基準入力信号に障害が発生した場合
も、前述の第１図の場合と同様に、基準入力信号に障害
が発生する以前のループフィルタ９の出力電圧が保持さ
れるので、出力周波数は変化しない。

なお、この第２図に示す実施例からも明らかなように、
本発明の位相同期発振器は、従来の位相同期発振器にお
ける電圧制御発振器の制御電圧に和尚する信号と等しく
なるようＤ／Ａ変換回路を制御し、その値をディジタル
信号によシ保持するため、位相同期発振器を構成する位
相比較回路やループフィルタの特性およびその有無につ
いて何ら制限を加えない。したがって、基準入力信号が
正常な場合の緒特性を、従来の位相同期発振器と同等と
することができる。

〔発明の効果〕

以上説明したように、本発明によれば、簡単な回路構成
によシ、基準入力信号が正常な場合は、従来の位相同期
発振器と同等の特性を有し、基準入力信号に障害が発生
した場合にも障害発生前の基準入力信号に同期した出力
周波数を保持し、基準入力障害時の出力周波数変化を極
めて小さくすることができるので、央用上の効果は極め
て大である。

【図面の簡単な説明】

第４図は本発明による位相同期発振器の一実施例を示す
ブロック図、第２図は本発明の他の実施例を示すブロッ
ク図、第３図は従来の位相同期発振器の一例を示すブロ
ック図である。 １・・拳・位相比較回路、２・・・・電圧比較回路、３
φ・Φ・計数回路、４・・φ・Ｄ／Ａ変換回路、５・・
・・電圧制御発振器、６・・・−クロック発生回路、７
・・ψ・障害検出回路、８・・・・論理回路。

Claims (1)

【特許請求の範囲】
1. 電圧制御発振器と、与えられたクロック信号を制御信号
   に応じて加算または減算計数する計数回路と、この計数
   回路の出力信号を電圧に変換し前記電圧制御発振器に制
   御電圧を与えるディジタル・アナログ変換器と、前記電
   圧制御発振器の出力信号と基準入力信号の位相差に応じ
   た電圧を発生する位相比較回路と、この位相比較回路の
   出力電圧と前記電圧制御発振器の制御電圧を比較し前記
   計数回路に制御信号を与える電圧比較回路と、クロック
   信号を発生するクロック発生回路と、前記基準入力信号
   の障害を検出する障害検出回路と、この障害検出回路の
   出力信号を一方の入力とし前記クロック発生回路からの
   クロック信号を他方の入力とし該障害検出回路の出力信
   号に応じて該クロック信号を阻止し前記計数回路にクロ
   ック信号を与える論理回路とを備えてなることを特徴と
   する位相同期発振器。