JPS6374096A - プラズマデイスプレイ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 ＡＣメモリ形プラズマディスプレイ　（Ｐ　Ｄ　Ｐ）の
駆動電圧パルスとして維持電圧パルスを印加することに
よりＰＤＰへの従前の書込内容が継続して表示されると
いう、いわゆるＰＤＰのメモリ機能を活用し、上位のホ
ストマシンからは表示データに変更が生じた場合のみ表
示データを送出させ、該変化の生じたラインについての
表示データをＦＤＰに書込み表示更新させる、プラズマ
ディスプレイ装置である。特にＰＤＰの動作不安定時の
書込み不良を防止するため複数回の書込み表示を行ない
得るものである。

〔産業上の利用分野〕

本発明はプラズマディスプレイ　（ＰＤＰ）装置に関す
るものであり、より特定的にはＡＣメモリ形プラズマデ
ィスプレイのホストマシンとのインターフェースおよび
ＰＤＰの駆動方式に関する。

〔従来の技術〕

従来のプラズマディスプレイ　（Ｐ　Ｄ　Ｐ）装置を第
６図に示す。ＦＤＰ装置は、ＡＣメモリ形ＦＤＰ　。

すなわち表示本体部１１、コントローラ１２ａｓ該コン
トローラに基づきＰＤＰＩＩＯＸ側電極およびＹ側電極
をそれぞれ駆動するＸ電極駆動回路１５ａおよびＹ電極
駆動回路１４ａを有するＦＤＰユニットｌａ、および、
ディスプレイコントローラ３１ａ１インターフエース３
２ａおよびメモリ３３ａを有するホストマシン）３ａを
具備している。

ＦＤＰユニット１ａとホストユニット３ａとはＣＲＴイ
ンターフェース、すなわち、ホストユニット３ａから周
期的なタイミング信号である水平同期信号ｔｌｓｙｎｃ
および垂直同期信号Ｖｓｙｎｃを出力し、これらの信号
に同期してメモリ３３ａ内のデータＤＡＴＡをクロック
信号ＣＬＫと共に送出するというインターフェースがと
られている。このためディスプレイコントローラ３１ａ
はＰＤＰｌｌにｆｉ示すべきデータをメモリ３３ａに常
時更新すると共に、メモリ３３ａ内の全データをインタ
ーフェース３２ａを介して上記同期信号１１ｓｙｎｃ、
　Ｖｓｙｎｃに同期してＰＤＰユニット１ａに送出して
いる。一方、ＰＤＰユニソｈ　１　ａ内のコントローラ
１２ａは同期信号Ｈｓｙｎｃ、　Ｖｓｙｎｃおよびクロ
ック信号ＣＬＫに同期して表示データＤＡＴＡを受信し
、受信した表示データをＰＤＰ　１１に書込表示制御を
行っている。

〔発明が解決しようとする問題点〕

上述のＣＲＴインターフェースの下においては、表示す
べきデータに変更がない場合であっても常時一定周期で
ホストユニット３ａからメモリ３３ａ内のデータの送出
が行なわれ、ＦＤＰユニット１ａもこれを受信して書込
表示処理を行っている。

しかしながら、ＰＤＰ　１１の大容量化と共に送出すべ
きデータ量は増大し、装置の高速化が必要となる。か＼
る高速化は装置の高価格化につながるという問題がある
。

また、ホストユニット内のメモリ３３ａはＰＤＰｌｌに
表示される内容と１対１対応のデータを記憶するに十分
な容量を必要とし、ＰＤＰ　１１０大容量化と共にメモ
リ容量が増加し、ひいては高価格になるという問題があ
る。

〔問題を解決するための手段〕

本発明はＣＲＴインターフェースを採った場合の上述の
問題を解決するものであり、ＡＣメモリ形プラズマディ
スプレイが本来的に有するメモリ機能を活用することに
よりデータ変化の生じたラインについてのみ表示更新を
行なわせるという構想のもとに、新規のインターフェー
スおよびＦＤＰ駆動方式の改良を行うものである。

本発明のプラズマディスプレイ”ＡＨは、第１図に図示
の如く、ＦＤＰユニット１およびホストユニ・ノド３か
ら構成される。ＰＤＰユニット１はＡＣメモリ形ＰＤＰ
ＩＩ、コントローラ１２、Ｘ電極駆動回路１５、Ｙ電極
駆動回路１４、サスティンドライバ１６および駆動電源
１７を有する。

ホストユニット３はディスプレイコントローラ３１およ
びインターフェース３２を有する。ホストユニット３と
ＦＤＰユニット１との間は、表示用データＤ＾τＡおよ
びアドレスＡＤＤがライトコマンドＷＲ等の制御信号と
共に非同期で送出される、いわゆるバスインターフェー
ス方式が採られ、従来のＣＲＴインターフェースとは異
なる。

ＰＤＰＩＩは複数本（ｍ）のＸ電極と、Ｙ電極とガス放
電部を挟んで対向し且つＸ電極と直交するように形成さ
れた複数本（ｎ）のＹ電極とが設けられており、Ｘ電極
とＹ電極とで選択された絵素が放電発光する、周知のも
のである。Ｘ電極駆動回路１５はｍビットのシフトレジ
スタ１５１、該シフトレジスタの出力を保持するラッチ
回路１５２およびランチ回路の出力に基づきｍ個のＸ電
極に駆動パルスを印加するＸドライバ１５３から成る。

Ｙ電極駆動回路１４はアドレスＡＤＤのビット数１１但
しく２”−１）λｎ、のラッチ回路１４１、ランチ回路
の出力を対応するＹ電極の１つに変換するデコーダ１４
２およびデコーダにより決定されたＹ電極に駆動パルス
を印加するＹドライバ１４３から成る。

ＦＤＰユニット１はＸドライバ１５３およびＹドライバ
１４３を介してＸ電極およびＹ電極に駆動電圧を供給す
る駆動電源１７、および維持（サスティン）パルスを印
加するサスティンドライバ１６を有する。

コントローラ１２は第２図に図示の如く、ＰＤＰユニッ
ト内のクロック信号ＣＬＫｉを発生するオシレータ１２
１、該クロック信号ＣＬＫｉを計数し内部水平同期信号
Ｈｓｙｎｃｉを発生するカウンタ１２２、およびＤ形フ
リップフロップ１２３を有する。ホストユニット３から
のランチ信号Ｌ　Ｔ　Ｃ１１がＤ形フリソプフロフプ１
２３のＤ端子に、水平同期信号ＨｓｙｎｃｉがＤ形フリ
ップフロップ１２３のクロック端子ＣＫに印加され、Ｄ
形フリップフロップ１２３のＱ端子からライトエンドＷ
ＲＥＮＤが出力される。

コントローラ１２はさらに、内部制御信号発止回路１２
４、ラッチ回路１２５および消去パルス発生回路１２６
を有する。

またコントローラ１２は、くり返し信号発生回路１２７
を有し、利用者の選択により印加されるイネーブル信号
ＥＮＡにより制御信号発生回路１２４をくり返して作動
させる（り返し信号ＲＰＴを発生させ得る。

〔作　用〕

ホストユニット３内のＣＰＵ　（図示せず）が表示すべ
きデータを発生させ主メモリ　（図示せず）にストアす
る。この動作は従来と同様である。

ディスプレイコントローラ３１は主メモリのデータをサ
ーチしデータに変化が生じたことを検出する。ディスプ
レイコントローラ３１はデータ変化があった場合当該デ
ータがＰＤＰＩＩ内のＹ電極に対応するどのラインに表
示されるべきものか決定する。この決定はデータ変化の
ある主メモリのアドレス等から容易に決定できる。ディ
スプレイコントローラ３１は、ＦＤＰユニット１がビジ
ィでないことをビジィ信号ＢＳＹによって６１ｍ　如し
た上、決定したラインに相当するアドレスＡＤＤ。

そのラインに属する全データＤＡＴＡ　、ライト信号Ｗ
Ｒおよびラッチ信号ＬＴＣＨを、第３図（ｂ）、　（Ｃ
１゜（ｄ）、　（ｆｌのタイミングで、インターフェー
ス３２を介してＦＤＰユニット１に出力する。

ビジィ信号ＢＳＹはコントローラ１２から上記送出を禁
止するために出力される。

尚、ホストユニット３カ）らは、データＤＡＴＡとライ
ト信号ＷＲが同期して出力され、ライト信号ＷＲの終了
時にラッチ信号Ｌ　Ｔ　Ｃ１１が出力され、アドレスＡ
ＤＤが出力される（第３図（ｂ）、　（Ｃ１，（ｄｌ。

（ｆ））。従って、ラッチ信号Ｌ　Ｔ　Ｃ１１はデータ
ＤＡＴＡの終了を示すと共にアドレスＡＤＤの取込みを
可能ならしめる信号である。

ＰＤＰユニット１内のコントローラ１２においては、内
部クロック信号ＣＬＫｉを発生するオシレータ１２１か
らのクロック信号ＣＬＫ　ｉをカウンタ１２２が計数し
、第３図（ａｌに図示の内部水平同期信号１１ｓｙｎｃ
ｉを周期的に発生ずる。水平同月信号＋１ｓｙｎｃｉの
１同期は１ライン分の全Ｘ電極を走査するに十分に値で
ある。水平同期信号１１ｓｙｎｃｉがＤ形フリップフロ
ップ１２３のクロック端子ＣＫに印加されており、ホス
トユニット３からランチ信号ＬＴＣＨが印加された場合
、水平同期信号１１ｓｙｎｃｉに同期してライトエンド
信号ＷＲＥＮＤがＤ形フリップフロップ１２３から制御
信号発生回路１２４に印加される。

コントローラ１２はライト信号ＷＲを受信するとデータ
ＤＡＴＡをＸ電極駆動回路１５内のシフＩ・レジスタ１
５１にクロック信号ＣＬＫ　ｉ　に同期してシフトレジ
スタ１５１に取り込むことを許可する。上記ライトエン
ド信号ＷＲＥＮＤによりシフトレジスフ１５１内に取り
込まれたデータをラッチ回路１５２にラッチさせる。ま
たライトエンド信号−ＲＥ　Ｎ　Ｉ）に同期してマドレ
スＡＤＤをＹ電極駆動回路１４内のラッチ回路１４１に
ラッチさせる。ラッチされたアドレスはデコーダ１５２
において対応するＹ電凧をデコードする。

以下、デコードされたＹ電極について、ランチ回路１５
２にラッチされたデータを線順次方式でＰＤＰ　１１に
書込み表示を行なわせる。このためコントローラ１２は
従来と同様ＰＤＰ　１１のＸ電極およびＸ電極に表示用
の電圧パルス印加を行う。

すなわち、制御信号発生回路１２４はラッチ回路１２５
を介して電圧パルス選択用の制御信号ＹＵ。

ＹＤ、ＸＬＪ、ＸＤを出力する。これらの信号により、
Ｘ電極およびＸ電極にはそれぞれ第４図（ａ）。

（ｂ）に図示の波形の電圧パルスが印加されＰＤＰ部に
は水平同期信号１１ｓｙｎｃｉ　　１周期τについて第
４図（Ｃ）に図示の如く合成パルスが印加される。ＰＷ
Ｒが書込みパルスを示す。第５図（ａ）には書込みパル
スへえおよび消去パルスｐＥｎｔｓを含む合成パルス波
形図、第５図（ｂｌには維持（サスティン）パルスのみ
の合成パルス波形図を示す。すなわち、リフレッシュ表
示すべきラインのＸ電極についてはＸ電極が順次表示デ
ータに応じて駆動され、一方、表示を維持するラインに
ついては第５図（ｂ）に図示の如きサスティンパルスが
印加される。

サスティンパルス印加のラインについては、制御信号発
生回路１２４からランチ回路１２５を介してサスティン
ドライバエ６にサスティン信号ＳＵＳが印加されること
により順次サスティンパルスの印加が行なわれる。一方
、リフレッシュ表示すべきラインについてはサスティン
信号ＳＵＳは印加されない（第３図（ｅ））。　。

ＦＤＰにおける消去は短パルスｐ！、ｌｓを印加するこ
とにより行なわれるが、このためコントローラ１２内に
消去バルスイ３号発生回路１２６が設けられている。

制御信号発生回路１２４の出力は、信号の安定性および
水平同期信号Ｈｓｙｎｃｉ　との同期をとるため、ラッ
チ回路１２５を介して出力さる。

以上により、第３図の如く、水平同期信号Ｈｓｙｎｃｉ
のタイミングを基準として（第３図（ａ））、タイミン
グ２，５．６において表示データの変化に伴うデータの
受信があった場合、それぞれ次のタイミングにおいてＰ
ＤＰ　１１へ書込動作が行なわれる。書込みは任意のラ
インへの書込みでよい。

従って、同一ラインへ続けて書込みがあってもよい。上
記の書込み以外のラインはサスティンモードで従前の表
示の維持が行なわれる（第３図（ｅ）。

（ｇ））。

ところで、ＦＤＰは長期間不使用後の起動に伴う暗黒照
明の現象がある。例えばガス圧力が低下し、書込パルス
を印加したにも拘らず充分充電されず表示されないよう
な現象である。従来のＣＲＴインターフェースにおいて
は常時周期的に表示データの送受信が行なわれ、その都
度ＰＤＰへの書込みが行なわれるので、時間が経つにつ
れてガス圧も上昇し正規の表示が行なわれ得るようにな
る。

しかしながら本発明においては表示内容が変化した場合
のみＰＤＰへの書込みを行うものであるから、若しＦＤ
Ｐが不安定な状態時に表示書込みが行なわれ正規の表示
が得られない状態で表示内容の変化が生じないと不良状
態のま一装置されることになる。

か＼る不具合を防止するため、本発明においてはさらに
くり返し信号発生回路１２７により複数回の表示書込み
を行なわせるものである。利用者がイネーブル信号ＥＮ
Ａを予えることによりくり返し信号発生回路１２７は動
作可能となる。ライトエンド信号−ＲＥＮＤの印加によ
り一定時間経過後くり返し信号ＲＰＴがくり返し信号発
生回路１２７から制御信号発生回路１２４に印加される
。くり返し信号ＲＰＴはくり返し信号発生回路１２７に
設定されたくり返し数、少くとも１回以上の値、たけ発
生される。制御信号発生回路１２４はライトエンド信号
ＷＲＥＮＤおよびライトエンド信号ＷＲＥＮＤの印加と
同様の処理を行う必要回数のくり返し信号ＲＰＴにより
、ＦＤＰへの書込み表示を維持してくり返す。

第３図（ｅ）　（ｇ）にはライトエンド信号−ＲＩＥＮ
Ｄによる表示書込についでくり返し信号ＲＰＴによる表
示書込み、都合２度表示書込みをした場合について示し
ている。但し、この場合、同一ラインを２度くり返し表
示書込みを行うには、水平同期信号ｔｌｓｙｎｃｉは２
倍必要となる。１ライン駆動する時間は一定であるから
である。従って第３図（ａｌ〜（ｇｌの時間尺度は上述
のものとは異なる。第３図＋ａｌ　ｆｅ）　ｆｇｌに破
線で（既略的に示すように、水平同期信号ｔｌ　ｓ　ｙ
　ｎ　ｃ　ｉ（第３図（ａ））を基準にとると、タイミ
ング２〜３と同じ周期のタイミング３〜３ａにおいてタ
イミング２〜３で受信したデータについて第１回の表示
書込みを行ない、同様にタイミング３ａ〜４において同
一内容を第２回目の表示書込みをを行う。

タイミング６〜６ａ、６ａ〜７，７〜７ａ。

７８〜８についても同様である。但しタイミング６８〜
７間のライト信号ＷＲ，データＤＡＴＡは、タイミング
２〜３．５〜６と同様、これらと同し周期（時間）であ
るタイミング６〜６８間にあるものとなるので、第３図
（ｂ）　（ｅ）の破線の如くなる。

以上の如くくり返し表示書込みをすることにより、不安
定なＰＤＰの状態であっても、正確に表示書込みが行わ
れる。

ＦＤＰの動作が安定した場合、イネーブル信号ＥＮＡを
オフにすれば、上述と同様の表示制御が行われる。これ
により、くり返し表示書込に伴う性能低下が実質的に一
時的なものとすることができる。

くり返し回数については任意に設定することも可能であ
る。

〔発明の効果〕

以上に述べた如く本発明によれば、表示内容に変化が生
じたラインの表示書込みのみを行うので、ホストユニッ
ト３とＦＤＰユニット１との間のデータ送信量は大幅に
低下し、駆動回路１４．１５の動作頻度も低下する。従
って、Ｐ　Ｄ　Ｉ）の表示容量が増大しても当該装置を
高速化する必要がない。

ホストユニット側にＰＤＰの表示容量に対応した容量の
表示データ記憶用の専用メモリ　（第６図のメモリ３３
ａに相当するもの）を設ける必要がなくなり低価格化を
図ることができる。またディスプレイコントローラは周
期的に全データを出力する必要がな（なり負担が軽減す
る。これによりホストユニット側の表示に占有される時
間が短縮でき、ホストユニットの利用率（性能）を向上
させ得る。

さらに、ホストユニットとＰＤＰとの間のリンケージ（
インターフェース）は非同期であるから、ＰＤＰユニ・
７トがホストユニットに従属する必要はなくなり、ＦＤ
Ｐユニット側の製造上のフレキシビリティが増大する。

又、表示データの変化が生じた場合、ＰＤＰＩＩにおけ
る表示の更新が迅速に行われる。

本発明においては上述のインターフェースによってＰＤ
Ｐの動作不安定時に生じ得る表示動作の不良についても
救済することが可能となる。すなわち、ＰＤＰの動作不
安定時にのみ、くり返し表示書込みを行うものである。

この場合、ホストユニットからＰＤＰユニットのデータ
転送は行なわれない。くり返し表示書込は選択的に設定
し得るものである。

【図面の簡単な説明】

第１図は本発明のプラズマディスプレイ装置の原理ブロ
ック図、 第２図は第１図のコントローラのブロック回路図、 第３図ｆａ）〜（ｇ＋は第１図、第２図装置の動作タイ
ミング図、 第４図ｆａ）　〜（Ｃ１および第５図ｆａ）　（ｂｌは
ＰＤＰ印加パルス波形図、 第６図は従来のプラズマディスプレイ装置の構成図、で
ある。 （符号の説明） ｌ・・・ＰＤＰユニット、　　３・・・ホストユニット
、１１・・・ＰＤＰ、　　　　　　１２・・・コントロ
ーラ、１４・・・Ｙ電極駆動回路、１５・・・Ｘ電極駆
動回路、１６・・・サスティンドライバ、１７・・・駆
動電源。

Claims (1)

1. 【特許請求の範囲】 １、維持パルスを印加することにより前に書込んだデー
   タが継続して表示されるプラズマディスプレイ（１１）
   を有し、該プラズマディスプレイを線順次方式により駆
   動するプラズマディスプレイ装置において、 ホストユニットから、表示すべきデータが変化した場合
   、当該変化した表示データが表示される前記プラズマデ
   ィスプレイの当該ライン、および該ラインに属する全表
   示データがプラズマディスプレイユニットに送出され、
   該プラズマディスプレイユニットが前記プラズマディス
   プレイの前記ラインに前記受信表示データを複数回書込
   み表示を行ない、他のラインについては維持パルスを印
   加するようにしたことを特徴とする、プラズマディスプ
   レイ装置。 ２、前記ホストユニットとプラズマディスプレイユニッ
   トとのデータ送受信が非同期で行なわれる、特許請求の
   範囲第１項に記載のプラズマディスプレイ装置。