JPS63755A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS63755A JPS63755A JP61144322A JP14432286A JPS63755A JP S63755 A JPS63755 A JP S63755A JP 61144322 A JP61144322 A JP 61144322A JP 14432286 A JP14432286 A JP 14432286A JP S63755 A JPS63755 A JP S63755A
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- JP
- Japan
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- flip
- circuit
- flop
- signal
- transistor
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- Pending
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/22—Safety or protection circuits preventing unauthorised or accidental access to memory cells
- G11C16/225—Preventing erasure, programming or reading when power supply voltages are outside the required ranges
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- G—PHYSICS
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- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/32—Timing circuits
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- G—PHYSICS
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- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
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- Engineering & Computer Science (AREA)
- Computer Security & Cryptography (AREA)
- Read Only Memory (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
電源０Ｎ１０ＦＦ時の誤書込み防止回路を備えた半導体
記憶装置であって、出力にフリップフロップ回路を有す
る電源電圧検出回路を用いたもので、特にＣＭＯ５に適
した回路構成である。
記憶装置であって、出力にフリップフロップ回路を有す
る電源電圧検出回路を用いたもので、特にＣＭＯ５に適
した回路構成である。
本発明は、電源○Ｎ１０ Ｆ Ｆ時の誤書込み防止回路
を備えた半導体記憶装置に係り、特にＣ問Ｓに通した回
路構成に関する。
を備えた半導体記憶装置に係り、特にＣ問Ｓに通した回
路構成に関する。
電気的に書換え可能なＰＲＯＭ （ＥＥＰＲＯＭ）では
、電源ＯＮ１０ Ｆ Ｆ時の入力信号の不確定時に誤っ
て書込みモードにはいり、記憶データを破壊してしまう
ことがある。
、電源ＯＮ１０ Ｆ Ｆ時の入力信号の不確定時に誤っ
て書込みモードにはいり、記憶データを破壊してしまう
ことがある。
従来、上記記憶データの破壊を防止するために、電源Ｖ
ｃｃが例えば３■を越えるまでは書込みの動作を禁止し
てしまうために、電源電圧Ｖｃｃの検出回路が設けられ
ている。
ｃｃが例えば３■を越えるまでは書込みの動作を禁止し
てしまうために、電源電圧Ｖｃｃの検出回路が設けられ
ている。
第３図に従来例１のＶｃｃ検出回路を示してあり、ディ
プレッション型ＭＯＳトランジスタＱ１、Ｑ２、Ｑ３と
インバータＩＮＶＩ、ＩＮＶ２を有し、トランジスタＱ
２は常に導通状態でノードＮＩをＶｓｓ側に引いている
から、Ｖｃｃがかかっていない状態では、Ｎ１は０■で
ある。電源がＯＮになって、電源Ｖｃｃが上昇してい（
と、トランジスタＱ１から流れ込む電流は大となり、ト
ランジスタＱ１、Ｑ２の接続ノードＮ１の電位はトラン
ジスタＱ２とトランジスタＱ１のレシオで決る割合で上
昇していく。Ｎ１の電位がある値を越えると、インバー
タＩＮＶＩ、ＩＮＶ２が働イて、ＩＮＶ２の出力電圧で
ある書込み許可信号ＶＯＫが出力する。
プレッション型ＭＯＳトランジスタＱ１、Ｑ２、Ｑ３と
インバータＩＮＶＩ、ＩＮＶ２を有し、トランジスタＱ
２は常に導通状態でノードＮＩをＶｓｓ側に引いている
から、Ｖｃｃがかかっていない状態では、Ｎ１は０■で
ある。電源がＯＮになって、電源Ｖｃｃが上昇してい（
と、トランジスタＱ１から流れ込む電流は大となり、ト
ランジスタＱ１、Ｑ２の接続ノードＮ１の電位はトラン
ジスタＱ２とトランジスタＱ１のレシオで決る割合で上
昇していく。Ｎ１の電位がある値を越えると、インバー
タＩＮＶＩ、ＩＮＶ２が働イて、ＩＮＶ２の出力電圧で
ある書込み許可信号ＶＯＫが出力する。
それと同時にトランジスタＱ３のゲートにＶＯＫがフィ
トバックして印加され、Ｑ３を導通せしめ、ノードＮ１
の電位を安定したインバータの動作電圧に保持せしめる
。
トバックして印加され、Ｑ３を導通せしめ、ノードＮ１
の電位を安定したインバータの動作電圧に保持せしめる
。
この第３図の回路は、トランジスタＱ２でノードＮ１を
常に引いているからノイズに強い、ディプレッション型
トランジスタのみで構成され、素子毎のバラツキが回路
動作に影響しないといった利点がある。しかし、この回
路ではインバータは入力と電源電圧Ｖｃｃにあるレベル
差がついた時働くために、第３図のようにＶｃｃ側のト
ランジスタＱ１とＶｓｓ側のトランジスタＱ２を設けそ
のレシオで電源電圧Ｖｃｃを分圧するような方式にしな
いとうまく動作しない。そのため、どうしてもＶｓｓ側
のトランジスタＱ２はディプレッション型でなければな
らず、電流消費が大きくなる欠点がある。
常に引いているからノイズに強い、ディプレッション型
トランジスタのみで構成され、素子毎のバラツキが回路
動作に影響しないといった利点がある。しかし、この回
路ではインバータは入力と電源電圧Ｖｃｃにあるレベル
差がついた時働くために、第３図のようにＶｃｃ側のト
ランジスタＱ１とＶｓｓ側のトランジスタＱ２を設けそ
のレシオで電源電圧Ｖｃｃを分圧するような方式にしな
いとうまく動作しない。そのため、どうしてもＶｓｓ側
のトランジスタＱ２はディプレッション型でなければな
らず、電流消費が大きくなる欠点がある。
第４図は他の従来例２の回路図であり、第３図の回路の
電流消費の問題を解決しようとするものであり、第３図
と同一部分には同一符号で指示している。この回路では
ｐ−ｃｈ型ＭＯＳトランジスタＱ４およびｎ−ｃｈ型Ｍ
Ｏ３Ｉ−ランジスタＱ５を設け、そのゲートに書込み信
号ＷＥ反転信号を印加している。それにより、電源をＯ
ＮＬ、た後でも、書込み信号ＷＥ反転信号がｒＨＪレベ
ル（非書込み時）ではトランジスタＱ４は遮断状態、Ｑ
５は導通状態であり、Ｖｃｃの検出回路には電流は流れ
ない。そして、書込み信号ＷＥ反転信号がｒＬＪレベル
（書込み時）になったときだけＶｃｃの検出回路が動作
するようにしている。
電流消費の問題を解決しようとするものであり、第３図
と同一部分には同一符号で指示している。この回路では
ｐ−ｃｈ型ＭＯＳトランジスタＱ４およびｎ−ｃｈ型Ｍ
Ｏ３Ｉ−ランジスタＱ５を設け、そのゲートに書込み信
号ＷＥ反転信号を印加している。それにより、電源をＯ
ＮＬ、た後でも、書込み信号ＷＥ反転信号がｒＨＪレベ
ル（非書込み時）ではトランジスタＱ４は遮断状態、Ｑ
５は導通状態であり、Ｖｃｃの検出回路には電流は流れ
ない。そして、書込み信号ＷＥ反転信号がｒＬＪレベル
（書込み時）になったときだけＶｃｃの検出回路が動作
するようにしている。
最近、集積回路は低電力消費のＣＭＯ３化を指向してお
り、Ｖｃｃ検出回路を搭載する場合、その電流消費が問
題となる。そのため、第３図のように電流を流す方式は
採用できない。また、第４図の（Ｖ ｃｃ）検出回路は
、電源電圧Ｖｃｃと書込み信号−Ｅ反転信号で制御され
その兼合いで動作が決ることから構成、動作が複雑であ
るという問題がある。
り、Ｖｃｃ検出回路を搭載する場合、その電流消費が問
題となる。そのため、第３図のように電流を流す方式は
採用できない。また、第４図の（Ｖ ｃｃ）検出回路は
、電源電圧Ｖｃｃと書込み信号−Ｅ反転信号で制御され
その兼合いで動作が決ることから構成、動作が複雑であ
るという問題がある。
また、第１図および第２図の回路とも、電源を入れる時
と、電源を切る時との動作にヒステリシスを持つという
問題がある。このヒステリシスはインバータＩＮＶ２の
出力（ＶＯＫ）でフィトバックをかけているため避ける
ことができない。フィトバックをかけるトランジスタＱ
３を小さくすれば、ヒステリシスは小さくなるが、電源
が立ち上る速度はｍ秒オーダであるのに対して、インバ
ータの動作速度は０秒オーダと速いことからその場合、
電源電圧が立ち上る時、ＶＯＫが発振気味になり、内部
回路の動作に悪影響を与えることになる。
と、電源を切る時との動作にヒステリシスを持つという
問題がある。このヒステリシスはインバータＩＮＶ２の
出力（ＶＯＫ）でフィトバックをかけているため避ける
ことができない。フィトバックをかけるトランジスタＱ
３を小さくすれば、ヒステリシスは小さくなるが、電源
が立ち上る速度はｍ秒オーダであるのに対して、インバ
ータの動作速度は０秒オーダと速いことからその場合、
電源電圧が立ち上る時、ＶＯＫが発振気味になり、内部
回路の動作に悪影響を与えることになる。
本発明は、エンハンスメント型の第１のトランジスタの
第１端子を高位の電源に接続し、その第２端子とディプ
レッション型の第２のトランジスタの第１端子の接続ノ
ードをフリップフロップ回路の入力端子に接続し、第１
のトランジスタの制御端子の第３端子に書込み信号を接
続し、第２のトランジスタの第２端子および制御端子の
第３端子を低位の電源に接続し、前記フリップフロップ
回路の出力を書込み許可信号出力端子に接続してなる誤
書込み防止回路を有することを特徴とする半導体記憶装
置を提供するものである。
第１端子を高位の電源に接続し、その第２端子とディプ
レッション型の第２のトランジスタの第１端子の接続ノ
ードをフリップフロップ回路の入力端子に接続し、第１
のトランジスタの制御端子の第３端子に書込み信号を接
続し、第２のトランジスタの第２端子および制御端子の
第３端子を低位の電源に接続し、前記フリップフロップ
回路の出力を書込み許可信号出力端子に接続してなる誤
書込み防止回路を有することを特徴とする半導体記憶装
置を提供するものである。
本発明の誤書込み防止回路は、書込み信号ＷＥはトリガ
信号化できるので、過渡電流しか流さないで済むという
利点がある。また、その構成は簡単であり、電源電圧Ｖ
ｃｃが決められたフリップフロップのセット電圧まで上
昇しないと動作しない。
信号化できるので、過渡電流しか流さないで済むという
利点がある。また、その構成は簡単であり、電源電圧Ｖ
ｃｃが決められたフリップフロップのセット電圧まで上
昇しないと動作しない。
これに対して、従来の第４図の誤書込み防止回路のよう
に電流を流す回路をトランジスタＱ４でカットする方式
では、ノイズによる誤作動が考えられる。すなわち、従
来の回路では、電源電圧Ｖｃｃと書込み信号ＷＥはＷＥ
が内部信号であるから当然■ｃｃのレベルを越えること
がないが、電流カットのトランジスタのゲートに書込み
信号粁反転信号を印加しているので、それがまだ十分下
がりきらない時でもトランジスタＱ４が導通状態になり
、電圧上昇時誤動作するおそれがある。ところが、本発
明の誤書込み防止回路では、電流カットのトランジスタ
に書込み信号ＷＥを印加しており、ＷＥとＶｃｃは同じ
レベルにしか上がらない。そのため、書込み信号ＷＥが
Ｖｃｃに上昇したとしても、Ｖｃｃが第１および第２の
トランジスタの接続ノードをフリップフロップをセット
するに必要なあるレベルにするだけのＶｃｃがなければ
フリップフロップはセットされず、誤書込み防止回路は
書込み許可信号を出力しないから、誤作動を生じること
がない。
に電流を流す回路をトランジスタＱ４でカットする方式
では、ノイズによる誤作動が考えられる。すなわち、従
来の回路では、電源電圧Ｖｃｃと書込み信号ＷＥはＷＥ
が内部信号であるから当然■ｃｃのレベルを越えること
がないが、電流カットのトランジスタのゲートに書込み
信号粁反転信号を印加しているので、それがまだ十分下
がりきらない時でもトランジスタＱ４が導通状態になり
、電圧上昇時誤動作するおそれがある。ところが、本発
明の誤書込み防止回路では、電流カットのトランジスタ
に書込み信号ＷＥを印加しており、ＷＥとＶｃｃは同じ
レベルにしか上がらない。そのため、書込み信号ＷＥが
Ｖｃｃに上昇したとしても、Ｖｃｃが第１および第２の
トランジスタの接続ノードをフリップフロップをセット
するに必要なあるレベルにするだけのＶｃｃがなければ
フリップフロップはセットされず、誤書込み防止回路は
書込み許可信号を出力しないから、誤作動を生じること
がない。
また、本発明の誤書込み防止回路は電源投入時および電
源遮断時とでヒステリシスを生じることがない。
源遮断時とでヒステリシスを生じることがない。
第１図に本発明の実施例の誤書込み防止回路の回路図を
示しである。第１図において、第１のトランジスタであ
るｎ−ｃｈエンハンスメント型Ｍ ＯＳトランジスタＱ
８のドレインを高位の電源Ｖｃｃに接続し、ソースを第
２のトランジスタであるｎ−ｃｈディプレッション型Ｍ
ＯＳトランジスタＱ９のドレインとノアゲートＮ０ＲＩ
およびＮ ＯＲ２で構成されたフリップフロップ回路の
入力端子の接続ノードに接続し、制御端子の第３端子（
ゲート）に書込み信号ＷＥを接続し、第２のトランジス
タＱ９のソースおよび制御端子の第３端子（ゲート）を
低位の電源Ｖｓｓに接続してなり、前記フリップフロッ
プ回路の出力を書込み許可信号出力端子ＶＯＫに接続し
ている。なお、Ｒ３Ｔはフリップフロップのリセット端
子である。
示しである。第１図において、第１のトランジスタであ
るｎ−ｃｈエンハンスメント型Ｍ ＯＳトランジスタＱ
８のドレインを高位の電源Ｖｃｃに接続し、ソースを第
２のトランジスタであるｎ−ｃｈディプレッション型Ｍ
ＯＳトランジスタＱ９のドレインとノアゲートＮ０ＲＩ
およびＮ ＯＲ２で構成されたフリップフロップ回路の
入力端子の接続ノードに接続し、制御端子の第３端子（
ゲート）に書込み信号ＷＥを接続し、第２のトランジス
タＱ９のソースおよび制御端子の第３端子（ゲート）を
低位の電源Ｖｓｓに接続してなり、前記フリップフロッ
プ回路の出力を書込み許可信号出力端子ＶＯＫに接続し
ている。なお、Ｒ３Ｔはフリップフロップのリセット端
子である。
第２図は本発明に係る誤書込み防止回路（ＶｃｃＳＡ）
の集積回路搭載部の回路構成を示す図であり、書込み信
号ＷＥは誤書込み防止回路ＶｃｃＳＡに印加され、その
出力書込み許可信号ＶＯＫがＡＮＤゲートで書込み信号
ＷＥをゲートし、内部回路の書込み信号ＩＷＥを生成す
る。
の集積回路搭載部の回路構成を示す図であり、書込み信
号ＷＥは誤書込み防止回路ＶｃｃＳＡに印加され、その
出力書込み許可信号ＶＯＫがＡＮＤゲートで書込み信号
ＷＥをゲートし、内部回路の書込み信号ＩＷＥを生成す
る。
第１図の誤書込み防止回路の動作を説明すると、第１図
の誤書込み防止回路では、電流カットのトランジスタＱ
８に書込み信号ＷＥを印加しており、ＷＥとＶｃｃは同
じレベルにしか上がらないが、もし万一ノイズのため、
書込み信号ＷＥがＶｃｃに上昇したとしても、Ｖｃｃが
第１および第２のトランジスタＱ８．Ｑ９の接続ノード
Ｎ３をフリップフロップをセットするに必要なあるレベ
ルにするだけのＶｃｃがなければフリップフロップはセ
ットされず、誤書込み防止回路は書込み許可信号を出力
端子■○Ｋに出力しないから、誤作動を生じることがな
い。そしてＮ３のレベルが一旦フリップフロフプをセッ
トする期間３例えば５〜６ｎ秒間だけ越えると、その後
どのようなノイズがのってもフリップフロップは反転す
ることがなく、出力（ＶＯＫ）（書込み許可信号）がノ
イズの影舌を受けることがない。また、本発明の誤書込
み防止回路は電源投入時および電源遮断時とでヒステリ
シスを生じることがない。更に、第１図の回路でトラン
ジスタＱ８のゲートに印加する書込み信号ＷＥをトリガ
パルスにしてしまうと、電流はＷＥがｒＨＪレベルに上
がった短い期間だけしか流れることがないから、フリッ
プフロップをＣＭＯＳで構成しておけば、消費電力を低
減することができる。
の誤書込み防止回路では、電流カットのトランジスタＱ
８に書込み信号ＷＥを印加しており、ＷＥとＶｃｃは同
じレベルにしか上がらないが、もし万一ノイズのため、
書込み信号ＷＥがＶｃｃに上昇したとしても、Ｖｃｃが
第１および第２のトランジスタＱ８．Ｑ９の接続ノード
Ｎ３をフリップフロップをセットするに必要なあるレベ
ルにするだけのＶｃｃがなければフリップフロップはセ
ットされず、誤書込み防止回路は書込み許可信号を出力
端子■○Ｋに出力しないから、誤作動を生じることがな
い。そしてＮ３のレベルが一旦フリップフロフプをセッ
トする期間３例えば５〜６ｎ秒間だけ越えると、その後
どのようなノイズがのってもフリップフロップは反転す
ることがなく、出力（ＶＯＫ）（書込み許可信号）がノ
イズの影舌を受けることがない。また、本発明の誤書込
み防止回路は電源投入時および電源遮断時とでヒステリ
シスを生じることがない。更に、第１図の回路でトラン
ジスタＱ８のゲートに印加する書込み信号ＷＥをトリガ
パルスにしてしまうと、電流はＷＥがｒＨＪレベルに上
がった短い期間だけしか流れることがないから、フリッ
プフロップをＣＭＯＳで構成しておけば、消費電力を低
減することができる。
以上のように、本発明の誤書込み防止回路は構成が簡単
である、電源投入と遮断時でヒステリシスがない、電源
電圧Ｖｃｃが決められた電圧まで上がらないと動作する
ことがな〈従来例のようにノイズの影響を受けるおそれ
がないといった利点がある。さらに、電流カットのトラ
ンジスタの制御信号をトリガ信号化することができるた
め、誤書込み防止回路のトランジスタに過渡電流しか流
さなくて済み、極く低消費電力の回路を得ることが可能
になる。
である、電源投入と遮断時でヒステリシスがない、電源
電圧Ｖｃｃが決められた電圧まで上がらないと動作する
ことがな〈従来例のようにノイズの影響を受けるおそれ
がないといった利点がある。さらに、電流カットのトラ
ンジスタの制御信号をトリガ信号化することができるた
め、誤書込み防止回路のトランジスタに過渡電流しか流
さなくて済み、極く低消費電力の回路を得ることが可能
になる。
第１図は本発明の実施例における＠書込み防止回路の回
路図、第２図は本発明の全体的構成例を示す図、第３図
および第４図はそれぞれ従来例１および２の回路図であ
る。 第１図において、 Ｑ８−−・第１のトランジスタであるｎ−ｃｈエンハン
スメント型ＭＯ３）ランジスタ Ｑ９・・−第２のトランジスタであるｎ−ｃｈディプレ
ッション型ＭＯ３）ランジスタ ＮＯＲ１およびＮ０Ｒ２−フリップフロップを構成する
ノアゲート
路図、第２図は本発明の全体的構成例を示す図、第３図
および第４図はそれぞれ従来例１および２の回路図であ
る。 第１図において、 Ｑ８−−・第１のトランジスタであるｎ−ｃｈエンハン
スメント型ＭＯ３）ランジスタ Ｑ９・・−第２のトランジスタであるｎ−ｃｈディプレ
ッション型ＭＯ３）ランジスタ ＮＯＲ１およびＮ０Ｒ２−フリップフロップを構成する
ノアゲート
Claims (1)
- エンハンスメント型の第１のトランジスタの第１端子
を高位の電源に接続し、その第２端子とディプレッショ
ン型の第２のトランジスタの第１端子の接続ノードをフ
リップフロップ回路の入力端子に接続し、第１のトラン
ジスタの制御端子の第３端子に書込み信号を接続し、第
２のトランジスタの第２端子および制御端子の第３端子
を低位の電源に接続し、前記フリップフロップ回路の出
力を書込み許可信号出力端子に接続してなる誤書込み防
止回路を有することを特徴とする半導体記憶装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61144322A JPS63755A (ja) | 1986-06-20 | 1986-06-20 | 半導体記憶装置 |
| US07/063,035 US4791614A (en) | 1986-06-20 | 1987-06-17 | Semiconductor memory device having erroneous write operation preventing function |
| EP87305420A EP0250242B1 (en) | 1986-06-20 | 1987-06-18 | Semiconductor memory device having erroneous write operation preventing circuit |
| DE8787305420T DE3777463D1 (de) | 1986-06-20 | 1987-06-18 | Halbleiterspeicheranordnung mit einer wartungsschaltung fuer fehlerfreies schreiben. |
| KR1019870006267A KR900009106B1 (ko) | 1986-06-20 | 1987-06-20 | 오기입 동작 방지기능을 갖는 반도체 메모리 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61144322A JPS63755A (ja) | 1986-06-20 | 1986-06-20 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63755A true JPS63755A (ja) | 1988-01-05 |
Family
ID=15359400
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61144322A Pending JPS63755A (ja) | 1986-06-20 | 1986-06-20 | 半導体記憶装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4791614A (ja) |
| EP (1) | EP0250242B1 (ja) |
| JP (1) | JPS63755A (ja) |
| KR (1) | KR900009106B1 (ja) |
| DE (1) | DE3777463D1 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US4659991A (en) * | 1983-03-31 | 1987-04-21 | Ndt Technologies, Inc. | Method and apparatus for magnetically inspecting elongated objects for structural defects |
| US9350333B2 (en) * | 2012-11-30 | 2016-05-24 | Renesas Electronics Corporation | Semiconductor device |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5349669A (en) * | 1988-12-21 | 1994-09-20 | Oki Electric Industry Co., Ltd. | Data write control means |
| WO1990007155A1 (fr) * | 1988-12-21 | 1990-06-28 | Oki Electric Industry Co., Ltd. | Organe de commande d'ecriture de donnees |
| US5327392A (en) * | 1989-01-13 | 1994-07-05 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit capable of preventing occurrence of erroneous operation due to noise |
| JPH088334B2 (ja) * | 1989-01-13 | 1996-01-29 | 株式会社東芝 | 半導体集積回路 |
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| EP0692158B1 (de) * | 1993-04-01 | 1997-07-23 | Elin Energieanwendung Gesellschaft M.B.H. | Einrichtung für elektrische steuerungen zur rückstellung von digitalen und analogen signalen in elektronischen bauteilen in einen definierten ausgangszustand nach einem einschalt- oder einem resetvorgang |
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