JPH088334B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH088334B2 JPH088334B2 JP621889A JP621889A JPH088334B2 JP H088334 B2 JPH088334 B2 JP H088334B2 JP 621889 A JP621889 A JP 621889A JP 621889 A JP621889 A JP 621889A JP H088334 B2 JPH088334 B2 JP H088334B2
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- signal
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
- G11C16/12—Programming voltage switching circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/22—Safety or protection circuits preventing unauthorised or accidental access to memory cells
- G11C16/225—Preventing erasure, programming or reading when power supply voltages are outside the required ranges
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- Computer Security & Cryptography (AREA)
- Computer Hardware Design (AREA)
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- Semiconductor Integrated Circuits (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
- Logic Circuits (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は基板が所定電位に固定されるような半導体
集積回路に関する。
集積回路に関する。
（従来の技術） 電気的にデータの書き込みが可能なEPROMでは、メモ
リセルとしてフローティングゲートとコントロールゲー
トを有する不揮発性トランジスタが使用されている。こ
のEPROMのメモリセルに対するデータの書き込みは、メ
モリセルトランジスタのドレインとコントロールゲート
に高電位を印加し、チャネルホットエレクトロンをフロ
ーティングゲートに注入し、メモリセルトランジスタの
閾値電圧を上昇させることにより行われる。この書き込
みを行うためには、VPP用電源ピンに書き込み用の高電
圧（例えば12.5V等、通常のデータ読み出し用の5Vの電
圧VCCに比べて高い電圧）を供給し、また、他の特定の
コントロールピンに信号を供給することにより書き込み
モードに設定する。書き込みモードによると、メモリセ
ルトランジスタのゲート等に供給されている電源がVCC
電源から高電圧のVPPに切り替えられる。この電源の切
り替えは通常、書き込み制御信号（ライトイネーブル信
号WE）に基づいて制御される。
リセルとしてフローティングゲートとコントロールゲー
トを有する不揮発性トランジスタが使用されている。こ
のEPROMのメモリセルに対するデータの書き込みは、メ
モリセルトランジスタのドレインとコントロールゲート
に高電位を印加し、チャネルホットエレクトロンをフロ
ーティングゲートに注入し、メモリセルトランジスタの
閾値電圧を上昇させることにより行われる。この書き込
みを行うためには、VPP用電源ピンに書き込み用の高電
圧（例えば12.5V等、通常のデータ読み出し用の5Vの電
圧VCCに比べて高い電圧）を供給し、また、他の特定の
コントロールピンに信号を供給することにより書き込み
モードに設定する。書き込みモードによると、メモリセ
ルトランジスタのゲート等に供給されている電源がVCC
電源から高電圧のVPPに切り替えられる。この電源の切
り替えは通常、書き込み制御信号（ライトイネーブル信
号WE）に基づいて制御される。
従来のEPROMでは回路論理の都合上、第３図の回路図
に示すように、書き込み制御回路51から出力される上記
ライトイネーブル信号WEが、反転の信号▲▼で回路
ブロック52に供給される場合がある。この信号▲▼
を受け、ある回路ブロック52ではVCC電源とVPP電源の切
り替えを行っている。
に示すように、書き込み制御回路51から出力される上記
ライトイネーブル信号WEが、反転の信号▲▼で回路
ブロック52に供給される場合がある。この信号▲▼
を受け、ある回路ブロック52ではVCC電源とVPP電源の切
り替えを行っている。
第４図はある特定の回路ブロック52内に設けられる電
源切り替え回路の構成を示す回路図である。MOSトラン
ジスタ53、54は共にデプレッション型でＮチャネルのも
のであり、トランジスタ53のソース、ドレインの一方は
VPP用電源ピン55に、トランジスタ54のソース、ドレイ
ンの一方はVCC用電源ピン56にそれぞれ接続され、両ト
ランジスタ53、54のソース、ドレインの他方はノード57
に共通に接続されている。このノード57の電圧は図示し
ないメモリセルのコントロールゲート等に供給される。
源切り替え回路の構成を示す回路図である。MOSトラン
ジスタ53、54は共にデプレッション型でＮチャネルのも
のであり、トランジスタ53のソース、ドレインの一方は
VPP用電源ピン55に、トランジスタ54のソース、ドレイ
ンの一方はVCC用電源ピン56にそれぞれ接続され、両ト
ランジスタ53、54のソース、ドレインの他方はノード57
に共通に接続されている。このノード57の電圧は図示し
ないメモリセルのコントロールゲート等に供給される。
上記トランジスタ54のゲートには上記信号▲▼が
直接供給され、トランジスタ53のゲートには電位変換回
路58を介して信号▲▼が供給される。なお、この電
位変換回路58は、VCC系の信号（“H"＝5V、“L"＝0V）
をVPP系の信号（“H"＝VPP、“L"＝0V）に変換するもの
であり、電源電圧としてVPP及びアース電圧VSS（0V）が
供給されている。
直接供給され、トランジスタ53のゲートには電位変換回
路58を介して信号▲▼が供給される。なお、この電
位変換回路58は、VCC系の信号（“H"＝5V、“L"＝0V）
をVPP系の信号（“H"＝VPP、“L"＝0V）に変換するもの
であり、電源電圧としてVPP及びアース電圧VSS（0V）が
供給されている。
この電源切り替え回路において、データの書き込み時
には信号▲▼が“L"となり、電位変換回路58の出力
が“H"となって、トランジスタ53のゲートには高電圧V
PPが加わり、このトランジスタ53が導通する。また、ト
ランジスタ54のゲートには信号▲▼の“L"がそのま
ま加わり、このトランジスタ54は非導通となる。このた
め、ノード57にはトランジスタ53を介してVPPが出力さ
れ、これにより図示しないメモリセルのコントロールゲ
ートに高電圧が印加される。
には信号▲▼が“L"となり、電位変換回路58の出力
が“H"となって、トランジスタ53のゲートには高電圧V
PPが加わり、このトランジスタ53が導通する。また、ト
ランジスタ54のゲートには信号▲▼の“L"がそのま
ま加わり、このトランジスタ54は非導通となる。このた
め、ノード57にはトランジスタ53を介してVPPが出力さ
れ、これにより図示しないメモリセルのコントロールゲ
ートに高電圧が印加される。
他方、非書き込みモードの場合には、トランジスタ54
が導通し、トランジスタ53が非導通となり、ノード57に
はトランジスタ54を介してVCCが出力される。このた
め、図示しないメモリセルのコントロールゲートにはV
CCの電圧が印加される。
が導通し、トランジスタ53が非導通となり、ノード57に
はトランジスタ54を介してVCCが出力される。このた
め、図示しないメモリセルのコントロールゲートにはV
CCの電圧が印加される。
ところで、EPROMは不揮発性メモリであるため、紫外
線照射による全データの消去を行わない限り、メモリセ
ルに書き込まれたデータは永久的に保存される。ここ
で、データの書き込みとは、メモリセルのフローティン
グゲートにエレクトロンの注入を行うことを意味してお
り、メモリセルのデータを“0"にすることである。従っ
て、“1"のデータを持つメモリセルは、フローティング
ゲートにエレクトロンの注入を行っていない、つまりデ
ータの書き込みを行っていない消去状態にされている。
このため、メモリセルのデータをプログラムするとき
は、データを“0"にしたいメモリセルのみ、そのドレイ
ンとコントロールゲートに同時に高電位を加え、エレク
トロン注入を行っている。このプログラムはEPROMライ
タと呼ばれる専用の機器を用いて行われ、データの書き
込み後は、そのEPROMを用いる機器に搭載される。その
ため、書き込みが終了したEPROMをライタのソケットか
ら抜き、それを必要機器のボード上のソケットに差込む
作業が必要であるが、ソケットとの抜き差し及びその間
の運搬の際に、EPROMのピンに静電気サージが印加され
ることがある。ピンに入力されるサージに対しては、保
護回路により内部回路が破壊されないような対策がなさ
れている。しかし、VPP電源ピンにサージが印加された
場合には、メモリセルでデータの誤書き込みが起こる可
能性がある。この誤書き込みについて以下説明する。
線照射による全データの消去を行わない限り、メモリセ
ルに書き込まれたデータは永久的に保存される。ここ
で、データの書き込みとは、メモリセルのフローティン
グゲートにエレクトロンの注入を行うことを意味してお
り、メモリセルのデータを“0"にすることである。従っ
て、“1"のデータを持つメモリセルは、フローティング
ゲートにエレクトロンの注入を行っていない、つまりデ
ータの書き込みを行っていない消去状態にされている。
このため、メモリセルのデータをプログラムするとき
は、データを“0"にしたいメモリセルのみ、そのドレイ
ンとコントロールゲートに同時に高電位を加え、エレク
トロン注入を行っている。このプログラムはEPROMライ
タと呼ばれる専用の機器を用いて行われ、データの書き
込み後は、そのEPROMを用いる機器に搭載される。その
ため、書き込みが終了したEPROMをライタのソケットか
ら抜き、それを必要機器のボード上のソケットに差込む
作業が必要であるが、ソケットとの抜き差し及びその間
の運搬の際に、EPROMのピンに静電気サージが印加され
ることがある。ピンに入力されるサージに対しては、保
護回路により内部回路が破壊されないような対策がなさ
れている。しかし、VPP電源ピンにサージが印加された
場合には、メモリセルでデータの誤書き込みが起こる可
能性がある。この誤書き込みについて以下説明する。
EPROMの全ピンがフローティング状態にあるとき、VPP
電源ピンにサージが印加され、高電位に上昇した場合を
考える。前記第４図の電源切り替え回路において、トラ
ンジスタ53のドレインとゲートとの間には寄生容量C1
（第４図に図示）が存在しているため、容量結合により
トランジスタ53のゲート電位も高電位に上昇する。する
と、このトランジスタ53が導通し、ノード57の電位が上
昇する。また、トランジスタ54についてもドレインとゲ
ートとの間には寄生容量C2（第４図に図示）が存在して
いるため、トランジスタ53と同様の理由でこのトランジ
スタ54も導通し、外部的にはフローティング状態である
VCCは高電位に上昇する。このVCC電源の電位上昇がある
程度以上、例えば2.5V程度になると、内部回路は通常動
作をするようになる。内部が動作し、VPP電源ピンに高
電圧が入力される状態になったとしても、他のコントロ
ールピンがフローティング状態であり電位が定まらない
から、書き込みモードになるとは限らない。しかし、内
部回路の各ノードについて考えると、VCC電位が上昇し
た場合、前述のようなトランジスタの寄生容量により各
ノードが過渡的にどのような電位になるかは定かではな
く、コントロールピンの入力電位の如何にかかわらず、
内部回路が書き込みモードになってしまう可能性があ
る。すると、たまたま内部的に選択された状態となった
アドレスのメモリセルのドレインとコントロールゲート
とが高電位になってしまい、エレクトロンの注入が起こ
ってデータの書き込みが行われてしまうことになる。サ
ージの印加は瞬間的な現象であり、メモリセルが書き込
み状態となる時間は通常必要な書き込み時間に比べ十分
とは限らない。また、前記トランジスタ53のゲート電位
の上昇の程度により、ノード57の電位が書き込みのため
に十分なものになるとも限らない。しかし、書き込み時
間やメモリセルのドレイン及びコントロールゲートの電
位が不十分であっても、エレクトロンの注入が起これば
メモリセルの閾値電圧は変化してしまう。この閾値電圧
の変動が大きければ、“1"のデータが記憶され、消去状
態になっているはずのメモリセルのデータが“0"に変化
し、致命的なエラーとなってしまう。また、閾値電圧の
変動が小さな場合でも“1"データが読み出しにくくな
り、データ読み出し時のアクセスタイムの悪化等の問題
が生じる。
電源ピンにサージが印加され、高電位に上昇した場合を
考える。前記第４図の電源切り替え回路において、トラ
ンジスタ53のドレインとゲートとの間には寄生容量C1
（第４図に図示）が存在しているため、容量結合により
トランジスタ53のゲート電位も高電位に上昇する。する
と、このトランジスタ53が導通し、ノード57の電位が上
昇する。また、トランジスタ54についてもドレインとゲ
ートとの間には寄生容量C2（第４図に図示）が存在して
いるため、トランジスタ53と同様の理由でこのトランジ
スタ54も導通し、外部的にはフローティング状態である
VCCは高電位に上昇する。このVCC電源の電位上昇がある
程度以上、例えば2.5V程度になると、内部回路は通常動
作をするようになる。内部が動作し、VPP電源ピンに高
電圧が入力される状態になったとしても、他のコントロ
ールピンがフローティング状態であり電位が定まらない
から、書き込みモードになるとは限らない。しかし、内
部回路の各ノードについて考えると、VCC電位が上昇し
た場合、前述のようなトランジスタの寄生容量により各
ノードが過渡的にどのような電位になるかは定かではな
く、コントロールピンの入力電位の如何にかかわらず、
内部回路が書き込みモードになってしまう可能性があ
る。すると、たまたま内部的に選択された状態となった
アドレスのメモリセルのドレインとコントロールゲート
とが高電位になってしまい、エレクトロンの注入が起こ
ってデータの書き込みが行われてしまうことになる。サ
ージの印加は瞬間的な現象であり、メモリセルが書き込
み状態となる時間は通常必要な書き込み時間に比べ十分
とは限らない。また、前記トランジスタ53のゲート電位
の上昇の程度により、ノード57の電位が書き込みのため
に十分なものになるとも限らない。しかし、書き込み時
間やメモリセルのドレイン及びコントロールゲートの電
位が不十分であっても、エレクトロンの注入が起これば
メモリセルの閾値電圧は変化してしまう。この閾値電圧
の変動が大きければ、“1"のデータが記憶され、消去状
態になっているはずのメモリセルのデータが“0"に変化
し、致命的なエラーとなってしまう。また、閾値電圧の
変動が小さな場合でも“1"データが読み出しにくくな
り、データ読み出し時のアクセスタイムの悪化等の問題
が生じる。
上記のような不都合は、前記第３図に示すように、特
に“0"が意味有り（活性状態）の信号▲▼を回路ブ
ロックに供給するような場合に発生し易い。すなわち、
信号▲▼の配線長が長くなると、配線と基板との間
の容量が大きくなり、その間の容量結合により配線の電
位が基板電位つまりアース電位に引かれる度合いが強く
なる。そして、配線電位がアース電圧に引かれると、前
記ライトイネーブル信号▲▼は“L"となり、信号は
書き込み状態になってしまう。すると、前述のようにサ
ージ等により瞬間的に内部回路が動作した場合、信号▲
▼は“L"になり易いため、内部が書き込み状態にな
る可能性が高い。
に“0"が意味有り（活性状態）の信号▲▼を回路ブ
ロックに供給するような場合に発生し易い。すなわち、
信号▲▼の配線長が長くなると、配線と基板との間
の容量が大きくなり、その間の容量結合により配線の電
位が基板電位つまりアース電位に引かれる度合いが強く
なる。そして、配線電位がアース電圧に引かれると、前
記ライトイネーブル信号▲▼は“L"となり、信号は
書き込み状態になってしまう。すると、前述のようにサ
ージ等により瞬間的に内部回路が動作した場合、信号▲
▼は“L"になり易いため、内部が書き込み状態にな
る可能性が高い。
（発明が解決しようとする課題） このように従来では内部の配線で伝達する制御信号の
意味有りレベルを“L"にしているために配線の電位が基
板に影響を受け、ノイズ等による誤書き込みが発生し易
くなるという欠点がある。
意味有りレベルを“L"にしているために配線の電位が基
板に影響を受け、ノイズ等による誤書き込みが発生し易
くなるという欠点がある。
この発明は上記のような事情を考慮してなされたもの
であり、その目的は、ノイズ等による誤書き込みの発生
を防止することができる半導体集積回路を提供すること
にある。
であり、その目的は、ノイズ等による誤書き込みの発生
を防止することができる半導体集積回路を提供すること
にある。
［発明の構成］ （課題を解決するための手段） この発明の半導体集積回路は、不揮発性メモリを有
し、書き込みモードと非書き込みモードを備えた回路ブ
ロックと、第１の電位が供給された基板と、上記基板と
の間で容量結合を有し、上記回路ブロックを書き込みモ
ードに設定する際には上記第１の電位よりも高電位の第
２の電位となり、上記回路ブロックを非書き込みモード
に設定する際には上記第１の電位となる制御信号を伝達
する配線と、上記回路ブロックの近傍に設けられ、上記
配線の信号を遅延する遅延回路と、この遅延回路の出力
と上記配線の信号が供給されるNANDゲートとから構成さ
れ、上記配線の信号を反転して上記回路ブロックに供給
する反転回路と、上記回路ブロック内に設けられ、上記
反転回路の出力を受け、この反転回路の出力に基づき、
上記第２の電位とこれよりも高電位の第３の電位の切り
替えて不揮発性メモリのコントロールゲートに供給する
切り替え回路とを具備したことを特徴とする。
し、書き込みモードと非書き込みモードを備えた回路ブ
ロックと、第１の電位が供給された基板と、上記基板と
の間で容量結合を有し、上記回路ブロックを書き込みモ
ードに設定する際には上記第１の電位よりも高電位の第
２の電位となり、上記回路ブロックを非書き込みモード
に設定する際には上記第１の電位となる制御信号を伝達
する配線と、上記回路ブロックの近傍に設けられ、上記
配線の信号を遅延する遅延回路と、この遅延回路の出力
と上記配線の信号が供給されるNANDゲートとから構成さ
れ、上記配線の信号を反転して上記回路ブロックに供給
する反転回路と、上記回路ブロック内に設けられ、上記
反転回路の出力を受け、この反転回路の出力に基づき、
上記第２の電位とこれよりも高電位の第３の電位の切り
替えて不揮発性メモリのコントロールゲートに供給する
切り替え回路とを具備したことを特徴とする。
（作用） 回路ブロックを書き込みモードに設定する際には第１
の電位よりも高電位の第２の電位となり、回路ブロック
を非書き込みモードに設定する際には第１の電位となる
制御信号を配線で伝達することにより、この配線の電位
が基板電位の影響を受ける場合、書き込みモードから非
書き込みモードにはなり易いが、この反対に非書き込み
モードから書き込みモードにはなり難くなる。そして、
回路ブロックの近傍に設けられた反転回路により上記配
線の信号を反転して回路ブロックに供給することによ
り、従来と同様に回路ブロックの動作を制御することが
できる。
の電位よりも高電位の第２の電位となり、回路ブロック
を非書き込みモードに設定する際には第１の電位となる
制御信号を配線で伝達することにより、この配線の電位
が基板電位の影響を受ける場合、書き込みモードから非
書き込みモードにはなり易いが、この反対に非書き込み
モードから書き込みモードにはなり難くなる。そして、
回路ブロックの近傍に設けられた反転回路により上記配
線の信号を反転して回路ブロックに供給することによ
り、従来と同様に回路ブロックの動作を制御することが
できる。
（実施例） 以下、図面を参照してこの発明を実施例により説明す
る。
る。
第１図はこの発明をEPROMに実施した場合に、ライト
イネーブル信号によって動作が制御される回路系の構成
を示すブロック図である。書き込み制御回路11から出力
されるライトイネーブル信号WEは意味有りレベル（活性
化レベル）が“H"、意味無しレベル（非活性化レベル）
が“L"に設定されており、この信号WEは配線12を介して
各回路ブロック13の近辺まで伝達される。そして、この
信号WEは各回路ブロック13の近傍に設けられた反転回路
14を介して各回路ブロック13に供給される。上記各回路
ブロック13は、従来と同様にライトイネーブル信号▲
▼に基づいて動作が制御されるため、書き込み制御回
路11から出力されるライトイネーブル信号WEが“H"のと
きに書き込みモードに設定され、信号WEが“L"のときに
は非書き込みモードに設定される。
イネーブル信号によって動作が制御される回路系の構成
を示すブロック図である。書き込み制御回路11から出力
されるライトイネーブル信号WEは意味有りレベル（活性
化レベル）が“H"、意味無しレベル（非活性化レベル）
が“L"に設定されており、この信号WEは配線12を介して
各回路ブロック13の近辺まで伝達される。そして、この
信号WEは各回路ブロック13の近傍に設けられた反転回路
14を介して各回路ブロック13に供給される。上記各回路
ブロック13は、従来と同様にライトイネーブル信号▲
▼に基づいて動作が制御されるため、書き込み制御回
路11から出力されるライトイネーブル信号WEが“H"のと
きに書き込みモードに設定され、信号WEが“L"のときに
は非書き込みモードに設定される。
上記のように、配線12によって伝達すべき制御信号の
意味有りレベルを“H"に設定することにより、この配線
12の電位はアース電位に固定された基板の影響を受け、
誤って“H"になり難くなり、静電気サージ等のノイズに
よる誤動作の発生を防止することができる。
意味有りレベルを“H"に設定することにより、この配線
12の電位はアース電位に固定された基板の影響を受け、
誤って“H"になり難くなり、静電気サージ等のノイズに
よる誤動作の発生を防止することができる。
第２図は上記反転回路14と、上記回路ブロック13のう
ちある特定のものに設けられ上記反転回路14の出力信号
に応じて前記VCC電源とVPP電源の切り替えを行う電源切
り替え回路15の構成を示す回路図である。
ちある特定のものに設けられ上記反転回路14の出力信号
に応じて前記VCC電源とVPP電源の切り替えを行う電源切
り替え回路15の構成を示す回路図である。
上記反転回路14は、配線12によって伝達されてきた信
号WEを反転するインバータ21、このインバータ21の出力
ノード22とノード23との間に挿入され、抵抗として作用
するCMOS型の伝達ゲート24、上記ノード23にソース、ド
レインが接続され、かつゲートが電源電圧VCCに接続さ
れ容量として作用するデプレッション型のMOSトランジ
スタ25、上記ノード23の信号を反転するインバータ26、
このインバータ26の出力ノード27とノード28との間に挿
入され、抵抗として作用するCMOS型の伝達ゲート29、上
記ノード28にゲートが接続され、かつソース、ドレイン
がアース電圧VSSに接続され容量として作用するデプレ
ッション型のMOSトランジスタ30、上記ノード28の信号
を反転するインバータ31、このインバータ31の出力を反
転するインバータ32、このインバータ32の出力ノード33
の信号と上記信号WEが供給されるNANDゲート34とから構
成されている。そして、インバータ21、26、31、32、伝
達ゲート24、29、MOSトランジスタ25、30は、信号WEを
遅延する遅延回路を構成している。
号WEを反転するインバータ21、このインバータ21の出力
ノード22とノード23との間に挿入され、抵抗として作用
するCMOS型の伝達ゲート24、上記ノード23にソース、ド
レインが接続され、かつゲートが電源電圧VCCに接続さ
れ容量として作用するデプレッション型のMOSトランジ
スタ25、上記ノード23の信号を反転するインバータ26、
このインバータ26の出力ノード27とノード28との間に挿
入され、抵抗として作用するCMOS型の伝達ゲート29、上
記ノード28にゲートが接続され、かつソース、ドレイン
がアース電圧VSSに接続され容量として作用するデプレ
ッション型のMOSトランジスタ30、上記ノード28の信号
を反転するインバータ31、このインバータ31の出力を反
転するインバータ32、このインバータ32の出力ノード33
の信号と上記信号WEが供給されるNANDゲート34とから構
成されている。そして、インバータ21、26、31、32、伝
達ゲート24、29、MOSトランジスタ25、30は、信号WEを
遅延する遅延回路を構成している。
また、電源切り替え回路15は、前記第４図の場合と同
様にデプレッション型でＮチャネルの２個のMOSトラン
ジスタ41、42と電位変換回路43とから構成されている。
そして、トランジスタ41のソース、ドレインの一方は電
源電圧VPPに、トランジスタ42のソース、ドレインの一
方は電源電圧VCCにそれぞれ接続され、両トランジスタ4
1、42のソース、ドレインの他方はノード44に共通に接
続されている。このノード44の電圧はその回路ブロック
内の図示しないメモリセルのコントロールゲート等に供
給される。また、上記トランジスタ42のゲートには上記
反転回路14の出力信号であるNANDゲート34の出力信号▲
▼が供給され、トランジスタ41のゲートには電位
変換回路43を介してこの信号▲▼が供給される。
なお、従来と同様に、上記電位変換回路43はVCC系の信
号をVPP系の信号に変換するものであり、電源電圧とし
てVPP及びアース電圧VSSが供給されている。
様にデプレッション型でＮチャネルの２個のMOSトラン
ジスタ41、42と電位変換回路43とから構成されている。
そして、トランジスタ41のソース、ドレインの一方は電
源電圧VPPに、トランジスタ42のソース、ドレインの一
方は電源電圧VCCにそれぞれ接続され、両トランジスタ4
1、42のソース、ドレインの他方はノード44に共通に接
続されている。このノード44の電圧はその回路ブロック
内の図示しないメモリセルのコントロールゲート等に供
給される。また、上記トランジスタ42のゲートには上記
反転回路14の出力信号であるNANDゲート34の出力信号▲
▼が供給され、トランジスタ41のゲートには電位
変換回路43を介してこの信号▲▼が供給される。
なお、従来と同様に、上記電位変換回路43はVCC系の信
号をVPP系の信号に変換するものであり、電源電圧とし
てVPP及びアース電圧VSSが供給されている。
上記構成でなる反転回路14は入力信号WEに対して遅延
回路として作用する。すなわち、インバータ21が駆動す
るノード23は、伝達ゲート24及びトランジスタ25からな
るRC遅延回路によって遅延されインバータ26に供給され
る。さらにこのインバータ26が駆動するノード28は、伝
達ゲート29及びトランジスタ30からなるRC遅延回路によ
って遅延されインバータ31に供給される。従って、NAND
ゲート34の出力信号▲▼は、入力信号WEの“L"か
ら“H"へのレベル変化よりも遅れて“H"から“L"に変化
する。しかし、EPROMでは、数nS程度であるデータ読み
出し時における読み出し速度に比べ、書き込み時の速度
は数μＳと非常に遅いため、信号▲▼の遅れは書
き込み動作上、ほとんど問題にはならない。
回路として作用する。すなわち、インバータ21が駆動す
るノード23は、伝達ゲート24及びトランジスタ25からな
るRC遅延回路によって遅延されインバータ26に供給され
る。さらにこのインバータ26が駆動するノード28は、伝
達ゲート29及びトランジスタ30からなるRC遅延回路によ
って遅延されインバータ31に供給される。従って、NAND
ゲート34の出力信号▲▼は、入力信号WEの“L"か
ら“H"へのレベル変化よりも遅れて“H"から“L"に変化
する。しかし、EPROMでは、数nS程度であるデータ読み
出し時における読み出し速度に比べ、書き込み時の速度
は数μＳと非常に遅いため、信号▲▼の遅れは書
き込み動作上、ほとんど問題にはならない。
また、入力信号WEの変化に対して反転回路14の出力信
号▲▼の変化が遅れることは、入力信号WEに混入
するノイズを除去するフィルタ効果を持つことになる。
号▲▼の変化が遅れることは、入力信号WEに混入
するノイズを除去するフィルタ効果を持つことになる。
しかも、反転回路14内には、ノード23と電源電圧VCC
との間に容量として作用するトランジスタ25が接続され
ている。上記ノード23は入力信号WEが意味無し状態、す
なわち“L"のときにインバータ21の出力信号によって
“H"に設定されるノードであるから、このノード23と電
源電圧VCCとの間にトランジスタ25を接続したことによ
り、このノード23は“L"に引かれにくくなる。また、ノ
ード28とアース電圧VSSとの間に容量として作用するト
ランジスタ30が接続されている。このノード28は入力信
号WEが意味無し状態、すなわち“L"のときにインバータ
26の出力信号によって“L"に設定されるノードであるか
ら、このノード28とアース電圧VSSとの間にトランジス
タ30を接続したことにより、このノード28は“H"に引か
れにくくなる。ノード23が“H"、ノード28が“L"のとき
は、非書き込みモード状態に相当しているので、電源切
り替え回路15の動作は非書き込みモード状態になり易く
なっている。
との間に容量として作用するトランジスタ25が接続され
ている。上記ノード23は入力信号WEが意味無し状態、す
なわち“L"のときにインバータ21の出力信号によって
“H"に設定されるノードであるから、このノード23と電
源電圧VCCとの間にトランジスタ25を接続したことによ
り、このノード23は“L"に引かれにくくなる。また、ノ
ード28とアース電圧VSSとの間に容量として作用するト
ランジスタ30が接続されている。このノード28は入力信
号WEが意味無し状態、すなわち“L"のときにインバータ
26の出力信号によって“L"に設定されるノードであるか
ら、このノード28とアース電圧VSSとの間にトランジス
タ30を接続したことにより、このノード28は“H"に引か
れにくくなる。ノード23が“H"、ノード28が“L"のとき
は、非書き込みモード状態に相当しているので、電源切
り替え回路15の動作は非書き込みモード状態になり易く
なっている。
ここで、前述のようにVPP電源ピンに静電気サージが
印加された場合を考える。このサージにより、フローテ
ィング状態になっているVCCが上昇し、内部回路が動作
するようになっても、反転回路14内のノード23、28が上
記のように非書き込み状態に固定される。このため、電
源切り替え回路15は誤動作せず、ノード44の電位の上昇
が防止され、データの誤書き込みが防止される。
印加された場合を考える。このサージにより、フローテ
ィング状態になっているVCCが上昇し、内部回路が動作
するようになっても、反転回路14内のノード23、28が上
記のように非書き込み状態に固定される。このため、電
源切り替え回路15は誤動作せず、ノード44の電位の上昇
が防止され、データの誤書き込みが防止される。
また、反転回路14内で容量として使用されるトランジ
スタ25、30としてデプレッション型のものを使用する理
由は、その閾値電圧が負の値を持ち、ノード25、30の電
位にかかわらず常にゲート下にチャネルが形成され、容
量の値がエンハンスメント型のものを使用する場合に比
べて大きくなるからである。
スタ25、30としてデプレッション型のものを使用する理
由は、その閾値電圧が負の値を持ち、ノード25、30の電
位にかかわらず常にゲート下にチャネルが形成され、容
量の値がエンハンスメント型のものを使用する場合に比
べて大きくなるからである。
［発明の効果］ 以上説明したようにこの発明によれば、ノイズ等によ
る誤書き込みの発生を防止することができる半導体集積
回路を提供することができる。
る誤書き込みの発生を防止することができる半導体集積
回路を提供することができる。
第１図はこの発明の一実施例回路の構成を示すブロック
図、第２図は上記実施例回路の一部を具体的に示す回路
図、第３図は従来の回路図、第４図は上記従来回路の一
部を具体的に示す回路図である。 11……書き込み制御回路、12……配線、13……回路ブロ
ック、14……反転回路、15……電源切り替え回路。
図、第２図は上記実施例回路の一部を具体的に示す回路
図、第３図は従来の回路図、第４図は上記従来回路の一
部を具体的に示す回路図である。 11……書き込み制御回路、12……配線、13……回路ブロ
ック、14……反転回路、15……電源切り替え回路。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/8247 27/10 ４８１ 29/788 29/792 Ｇ１１Ｃ 17/00 ３０９ Ｆ
Claims (1)
- 【請求項１】不揮発性メモリを有し、書き込みモードと
非書き込みモードを備えた回路ブロックと、 第１の電位が供給された基板と、 上記基板との間で容量結合を有し、上記回路ブロックを
書き込みモードに設定する際には上記第１の電位よりも
高電位の第２の電位となり、上記回路ブロックを非書き
込みモードに設定する際には上記第１の電位となる制御
信号を伝達する配線と、 上記回路ブロックの近傍に設けられ、上記配線の信号を
遅延する遅延回路と、この遅延回路の出力と上記配線の
信号が供給されるNANDゲートとから構成され、上記配線
の信号を反転して上記回路ブロックに供給する反転回路
と、 上記回路ブロック内に設けられ、上記反転回路の出力を
受け、この反転回路の出力に基づき、上記第２の電位と
これよりも高電位の第３の電位の切り替えて不揮発性メ
モリのコントロールゲートに供給する切り替え回路と を具備したことを特徴とする半導体集積回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP621889A JPH088334B2 (ja) | 1989-01-13 | 1989-01-13 | 半導体集積回路 |
| DE68917896T DE68917896T2 (de) | 1989-01-13 | 1989-12-12 | Integrierte Halbleiterschaltung, fähig ein Ereignis einer fehlerhaften Wirkung wegen Störungen zu verhindern. |
| EP89122917A EP0377841B1 (en) | 1989-01-13 | 1989-12-12 | Semiconductor integrated circuit capable of preventing occurrence of erroneous operation due to noise |
| KR1019890019287A KR930007184B1 (ko) | 1989-01-13 | 1989-12-22 | 반도체 집적회로 |
| US07/895,450 US5327392A (en) | 1989-01-13 | 1992-06-08 | Semiconductor integrated circuit capable of preventing occurrence of erroneous operation due to noise |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP621889A JPH088334B2 (ja) | 1989-01-13 | 1989-01-13 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02186666A JPH02186666A (ja) | 1990-07-20 |
| JPH088334B2 true JPH088334B2 (ja) | 1996-01-29 |
Family
ID=11632379
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP621889A Expired - Lifetime JPH088334B2 (ja) | 1989-01-13 | 1989-01-13 | 半導体集積回路 |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0377841B1 (ja) |
| JP (1) | JPH088334B2 (ja) |
| KR (1) | KR930007184B1 (ja) |
| DE (1) | DE68917896T2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0598475A3 (en) * | 1992-11-17 | 1995-03-22 | Advanced Micro Devices Inc | Device and method for protecting a programmable logic circuit against input overvoltages. |
| US5682496A (en) * | 1995-02-10 | 1997-10-28 | Micron Quantum Devices, Inc. | Filtered serial event controlled command port for memory |
| US6108237A (en) | 1997-07-17 | 2000-08-22 | Micron Technology, Inc. | Fast-sensing amplifier for flash memory |
| JP4128763B2 (ja) | 2000-10-30 | 2008-07-30 | 株式会社東芝 | 電圧切り替え回路 |
| JP4923652B2 (ja) * | 2006-03-20 | 2012-04-25 | セイコーエプソン株式会社 | 半導体装置 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5561357U (ja) * | 1978-10-23 | 1980-04-25 | ||
| JPS63755A (ja) * | 1986-06-20 | 1988-01-05 | Fujitsu Ltd | 半導体記憶装置 |
| JPS63246843A (ja) * | 1987-04-02 | 1988-10-13 | Toshiba Corp | 半導体集積回路装置 |
-
1989
- 1989-01-13 JP JP621889A patent/JPH088334B2/ja not_active Expired - Lifetime
- 1989-12-12 EP EP89122917A patent/EP0377841B1/en not_active Expired - Lifetime
- 1989-12-12 DE DE68917896T patent/DE68917896T2/de not_active Expired - Fee Related
- 1989-12-22 KR KR1019890019287A patent/KR930007184B1/ko not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| EP0377841A2 (en) | 1990-07-18 |
| KR910013261A (ko) | 1991-08-08 |
| EP0377841B1 (en) | 1994-08-31 |
| EP0377841A3 (en) | 1991-09-18 |
| JPH02186666A (ja) | 1990-07-20 |
| KR930007184B1 (ko) | 1993-07-31 |
| DE68917896T2 (de) | 1995-02-02 |
| DE68917896D1 (de) | 1994-10-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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Free format text: PAYMENT UNTIL: 20080129 Year of fee payment: 12 |
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