JPS6375954A - チヤネル制御方式 - Google Patents
チヤネル制御方式Info
- Publication number
- JPS6375954A JPS6375954A JP22101686A JP22101686A JPS6375954A JP S6375954 A JPS6375954 A JP S6375954A JP 22101686 A JP22101686 A JP 22101686A JP 22101686 A JP22101686 A JP 22101686A JP S6375954 A JPS6375954 A JP S6375954A
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- JP
- Japan
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- channel
- data
- control
- channels
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/10—Program control for peripheral devices
- G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
- G06F13/122—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware performs an I/O function other than control of data transfer
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
チャネル処理装置内の構成を階層化し、内部インターフ
ェースを循環制御方式にすると共に割込み用データレジ
スタを設けて、チャネルの起動と割込みの多重処理の効
率化を図る。
ェースを循環制御方式にすると共に割込み用データレジ
スタを設けて、チャネルの起動と割込みの多重処理の効
率化を図る。
本発明は、チャネル処理装置のハードウェアを複雑化す
ることなく、多数チャネルの起動と割込みを効率良く処
理できるチャネル制御方式に関する。
ることなく、多数チャネルの起動と割込みを効率良く処
理できるチャネル制御方式に関する。
計算機に接続されるチャネルの数は益々増大する傾向に
あるが、多数のチャネルのＩＯ（入出力）命令と１０割
込みの制御を効率良く行うには、チャネル処理装置の構
成に工夫を要する。第２図はチャネル処理装置１ｆ（Ｃ
ＨＰ）１を有する計算機システムの構成図で、２は中央
処理装置（ＣＰ Ｕ）、３は上記ｔα装置（ＭＳ） 、
４は主記憶制御装置（ＭＣＵ） 、５は外部記憶装置等
の入出力装置（１０）である。入出力装置５は例えば６
４台などの多数になることがあり、この場合ＣＨＰＩの
内部を階層構造にして上位のチャネル共通部と下位のチ
ャネル個別部（各チャネル対応）にし、それぞれにマイ
クロプロセッサ（ＭＰＵ）を設けて各々の間はこれらの
マイクロプロセッサにより交信するものがある。第４図
（ａ）はこの方式における情報の流れを示しており、チ
ャネル制御情報はチャネル個別部のローカルストレージ
（チャネル内ＬＳと呼ぶ）からチャネル共通部のローカ
ルストレージ（チャネル毎ＬＳと呼ぶ）に転送される。
あるが、多数のチャネルのＩＯ（入出力）命令と１０割
込みの制御を効率良く行うには、チャネル処理装置の構
成に工夫を要する。第２図はチャネル処理装置１ｆ（Ｃ
ＨＰ）１を有する計算機システムの構成図で、２は中央
処理装置（ＣＰ Ｕ）、３は上記ｔα装置（ＭＳ） 、
４は主記憶制御装置（ＭＣＵ） 、５は外部記憶装置等
の入出力装置（１０）である。入出力装置５は例えば６
４台などの多数になることがあり、この場合ＣＨＰＩの
内部を階層構造にして上位のチャネル共通部と下位のチ
ャネル個別部（各チャネル対応）にし、それぞれにマイ
クロプロセッサ（ＭＰＵ）を設けて各々の間はこれらの
マイクロプロセッサにより交信するものがある。第４図
（ａ）はこの方式における情報の流れを示しており、チ
ャネル制御情報はチャネル個別部のローカルストレージ
（チャネル内ＬＳと呼ぶ）からチャネル共通部のローカ
ルストレージ（チャネル毎ＬＳと呼ぶ）に転送される。
上述した従来のチャネル処理装置ではチャネル個別部か
らチャネル共通部のチャネル毎ＬＳにマイクロプログラ
ムにより割込みデータをストアし、またストアしたこと
もマイクロプログラムで通知する必要がある。従って複
数チャネルで割込み要求が同時に発生しても必らず１チ
ヤネルずつ順番に処理され、このため時間がかかる欠点
がある。
らチャネル共通部のチャネル毎ＬＳにマイクロプログラ
ムにより割込みデータをストアし、またストアしたこと
もマイクロプログラムで通知する必要がある。従って複
数チャネルで割込み要求が同時に発生しても必らず１チ
ヤネルずつ順番に処理され、このため時間がかかる欠点
がある。
またＣＰＵ２からのＩＯ命令の起動時もチャネル共通部
のマイクロプログラムで順次チャネルの状態を調べる必
要があるので、やはり高速動作の妨げになる。
のマイクロプログラムで順次チャネルの状態を調べる必
要があるので、やはり高速動作の妨げになる。
さらに、ＩＯ命令と１０割込みの多重動作、およびチャ
ネル起動と割込みの多重動作は原則として禁止されてい
る。つまり、あるチャネルの割込み処理中はそのチャネ
ルを含むすべてのチャネルの起動を絶対に発行しないよ
うにする、換言すればＩＯ命令と１０割込み以外のチャ
ネル起動と割込みについても多重動作を禁止する。ある
いは多重動作を認める代りに、ＩＯ命令受付可能となっ
た時点で命令発行前に未処理の１０割込み・がないか否
かを調べる。
ネル起動と割込みの多重動作は原則として禁止されてい
る。つまり、あるチャネルの割込み処理中はそのチャネ
ルを含むすべてのチャネルの起動を絶対に発行しないよ
うにする、換言すればＩＯ命令と１０割込み以外のチャ
ネル起動と割込みについても多重動作を禁止する。ある
いは多重動作を認める代りに、ＩＯ命令受付可能となっ
た時点で命令発行前に未処理の１０割込み・がないか否
かを調べる。
本発明は上記の点を改善して、多数のチャネルのＩＯ命
令と１０割込みの制御を、ハードウェアをさほど増大さ
せずに効率良く行おうとするものである。
令と１０割込みの制御を、ハードウェアをさほど増大さ
せずに効率良く行おうとするものである。
本発明は、多数のチャネルを複数の群に分割して各群内
のチャネルを各群に対応した複数のデータ管理部（ＤＭ
）で管理し、また全てのデータ管理部を上位のチャネル
管理部（ＣＭ）で管理する階層構造として、該チャネル
管理部（ＣＭ）には各チャネルの制御情報を記憶するロ
ーカルストレージ（ＬＳ）と各データ管理部に対応した
割込み用データレジスタ（ＤＲ１）を設け、また各デー
タ管理部（ＤＭ）では群内のチャネルを循環制御してそ
の制御情報を該データレジスタ（ＤＲ１）に害込む機能
を持たせ、さらにチャネル管理部（ＣＭ ）からデータ
管理部（ＤＭ）へは次の割込みが受付は可能であること
を示す制御線（Ｒ１）Ｙ）とデータレジスタ＜ＤＰ１）
が使用中であることを示す制御線（ＢＳＹ）を設け、逆
にデータ管理部（ＤＭ）からチャネル管理部（ＣＭ）へ
はチャネルの状態を示す制御線（ＣＣＢ）とデータレジ
スタ（ＤＲ１）にデータがセットされたことを示す制御
線（ＩＲＱ）を設けてなることを特徴とするものである
。
のチャネルを各群に対応した複数のデータ管理部（ＤＭ
）で管理し、また全てのデータ管理部を上位のチャネル
管理部（ＣＭ）で管理する階層構造として、該チャネル
管理部（ＣＭ）には各チャネルの制御情報を記憶するロ
ーカルストレージ（ＬＳ）と各データ管理部に対応した
割込み用データレジスタ（ＤＲ１）を設け、また各デー
タ管理部（ＤＭ）では群内のチャネルを循環制御してそ
の制御情報を該データレジスタ（ＤＲ１）に害込む機能
を持たせ、さらにチャネル管理部（ＣＭ ）からデータ
管理部（ＤＭ）へは次の割込みが受付は可能であること
を示す制御線（Ｒ１）Ｙ）とデータレジスタ＜ＤＰ１）
が使用中であることを示す制御線（ＢＳＹ）を設け、逆
にデータ管理部（ＤＭ）からチャネル管理部（ＣＭ）へ
はチャネルの状態を示す制御線（ＣＣＢ）とデータレジ
スタ（ＤＲ１）にデータがセットされたことを示す制御
線（ＩＲＱ）を設けてなることを特徴とするものである
。
第１図は本発明の基本構成図で、１１はチャネル管理部
（ＣＭ）、１２は複数のデータ管理部（ＤＭ） 、１３
は１０インターフェース制御部、１４はＭＣＵインター
フェースである。ＩＯインターフェース制御部（チャネ
ル）１３は本例では６４あり、データ管理部１２は４個
あって各々は１６チヤネルを制御する。６４チャネル全
体で動作するチャネル管理部１１内には汎用型垂直型マ
イクロプロセッサ、チャネル毎のローカルストレージ（
ＬＳ）、及び割込み用データレジスタ（ＤＲｌ）がある
が、これらは図面上は省略されている。また、１６チヤ
ネル苺のデータとｃ ＣＷを管理するデータ管理部１２
にも水平型マイクロプロセッサがあり、そしてＣＭｌｌ
とＤＭ１２との間にはＤＭからＣＭへチャネルの状態（
Ｉ Ｏ命令受付は可、不可）を示す制御線ＣＣＢ、ＣＭ
からＤＭヘチャネルの割込み処理が終了して次の割込み
が受付可能であることを示す制御線ＲＤＹ、ＣＭからＤ
ＭへＤＲＩが使用中であることを示す制御線ＢＳＹ、Ｄ
ＭからＣＭへＤＲＩにデータがセットされたことを示す
制御線ＩＲＱが設けられるが、これらも図面では省略さ
れている。
（ＣＭ）、１２は複数のデータ管理部（ＤＭ） 、１３
は１０インターフェース制御部、１４はＭＣＵインター
フェースである。ＩＯインターフェース制御部（チャネ
ル）１３は本例では６４あり、データ管理部１２は４個
あって各々は１６チヤネルを制御する。６４チャネル全
体で動作するチャネル管理部１１内には汎用型垂直型マ
イクロプロセッサ、チャネル毎のローカルストレージ（
ＬＳ）、及び割込み用データレジスタ（ＤＲｌ）がある
が、これらは図面上は省略されている。また、１６チヤ
ネル苺のデータとｃ ＣＷを管理するデータ管理部１２
にも水平型マイクロプロセッサがあり、そしてＣＭｌｌ
とＤＭ１２との間にはＤＭからＣＭへチャネルの状態（
Ｉ Ｏ命令受付は可、不可）を示す制御線ＣＣＢ、ＣＭ
からＤＭヘチャネルの割込み処理が終了して次の割込み
が受付可能であることを示す制御線ＲＤＹ、ＣＭからＤ
ＭへＤＲＩが使用中であることを示す制御線ＢＳＹ、Ｄ
ＭからＣＭへＤＲＩにデータがセットされたことを示す
制御線ＩＲＱが設けられるが、これらも図面では省略さ
れている。
チャネル管理部１１とデータ管理部１２のインターフェ
ースには、工６チャネル循環制御方式が導入されている
。これは、チャネル番号ＯはタイミングＯに、チャネル
番号１はタイミングエに、・・・・・・というように各
チャネルの制御のタイミングを固定にした方式である。
ースには、工６チャネル循環制御方式が導入されている
。これは、チャネル番号ＯはタイミングＯに、チャネル
番号１はタイミングエに、・・・・・・というように各
チャネルの制御のタイミングを固定にした方式である。
換言すれば各チャネルは１６チヤネルサイクル毎にサー
ビスを受けることになる。上記の制御線のうちＣＣＢと
ＲＤＹは１６チヤネルサイクルに同期しているが、ＢＳ
ＹとＩＲＱは同期していない。
ビスを受けることになる。上記の制御線のうちＣＣＢと
ＲＤＹは１６チヤネルサイクルに同期しているが、ＢＳ
ＹとＩＲＱは同期していない。
第３図は本発明の制御シーケンスを示すタイムチャート
である。前述のようにＲＤＹはチャネルの割込み処理が
終了し、次の割込みが受付可能であることを示す制御信
号（または制御線、以下同じ）、ＢＳＹは割込み用デー
タレジスタＤＲＩが使用中であることを示す制御信号で
、これらはチャネル管理部（ＣＭ）１１からデータ管理
部（ＤＭ）１２へ送られる。ＩＲＱとＣＣＢはＤＭ１２
からＣＭＩＩへ送られる制御信号で、ＩＲＱはデータレ
ジスタＤＲＩ中にデータがセントされたことを示し、ま
たＣＣＢはチャネルの状５ｕｏ命令受付可、不可）を示
す。
である。前述のようにＲＤＹはチャネルの割込み処理が
終了し、次の割込みが受付可能であることを示す制御信
号（または制御線、以下同じ）、ＢＳＹは割込み用デー
タレジスタＤＲＩが使用中であることを示す制御信号で
、これらはチャネル管理部（ＣＭ）１１からデータ管理
部（ＤＭ）１２へ送られる。ＩＲＱとＣＣＢはＤＭ１２
からＣＭＩＩへ送られる制御信号で、ＩＲＱはデータレ
ジスタＤＲＩ中にデータがセントされたことを示し、ま
たＣＣＢはチャネルの状５ｕｏ命令受付可、不可）を示
す。
以下、ＤＭＬ２が４セツトあり、各セントが１６チヤネ
ルを循環制御するものとした動作例を説明する。
ルを循環制御するものとした動作例を説明する。
ｆｌ）ＤＭ１２においてＩＯ割込みの要因を検出（チャ
ネル番号＃Ｎとする）。
ネル番号＃Ｎとする）。
（２）＃ＮのタイミングにおいてＣＭＩＩからのＲＤＹ
信号が イ）ＯＮであれば０Ｍ１２内のＭＰＵに処理要求を発行
する。
信号が イ）ＯＮであれば０Ｍ１２内のＭＰＵに処理要求を発行
する。
口）ＯＦＦであれば１６チヤネルサイクル後の＃Ｎのタ
イミングまで待つ。
イミングまで待つ。
（３）０Ｍ１２内のマイクロプログラムは、ＣＭＩＩか
らのＢＳＹ信号が イ）ＯＮであればＯＦＦになるまで待つ。
らのＢＳＹ信号が イ）ＯＮであればＯＦＦになるまで待つ。
口）ＯＦＦであれば１０割込み情報をＣＭｌｌ内のデー
タレジスタＤＲＩに書込み、ＩＲＱ信号をＯＮにする。
タレジスタＤＲＩに書込み、ＩＲＱ信号をＯＮにする。
（４１ＣＭ１１においてＩＲＱ信号がＯＮになると、Ｂ
ＳＹ信号をＯＮにしてＣＭｌｌ内のＭＰＵに処理要求を
発行する。また、ＣＭｌｌ内のチャネル番号＃Ｎ内のタ
イミングにおいてＲＤＹ信号をＯＦＦにする。
ＳＹ信号をＯＮにしてＣＭｌｌ内のＭＰＵに処理要求を
発行する。また、ＣＭｌｌ内のチャネル番号＃Ｎ内のタ
イミングにおいてＲＤＹ信号をＯＦＦにする。
（５） ＣＭ １１内のマイクロプログラムは、データ
レジスタＤＲ１のデータをチャネル毎のローカルストレ
ージＬＳに移し、その後ＢＳＹ信号をＯＦＦにする。
レジスタＤＲ１のデータをチャネル毎のローカルストレ
ージＬＳに移し、その後ＢＳＹ信号をＯＦＦにする。
（６７Ｃ％丁１１内のマイクロプログラムは、ＣＰＵ２
への割込み処理後ＲＤＹをＯＮにする。
への割込み処理後ＲＤＹをＯＮにする。
（７）以上のシーケンスにおいてＤＭ１２が送出するＣ
ＣＢ信号は、ＩＲＱをＯＮにしてからＲＤＹ信号がＯＮ
になるまで、＃ＮのタイミングにおいてＯＦＦになる。
ＣＢ信号は、ＩＲＱをＯＮにしてからＲＤＹ信号がＯＮ
になるまで、＃ＮのタイミングにおいてＯＦＦになる。
上記はデータ管理部（ＤＭ）がチャネルの１０割込みを
検出した場合の処理であるが、チャネル管理部（ＣＭ）
からチャネルを起動するシーケンスにおいては、ＣＭｌ
ｌ内のマイクロプログラムは＃Ｎのタイミングにおいて
ＤＭ１２からのＣｃＢ信号が イ）ＯＮであればＤＭ１２に対して起動処理を開始する
。
検出した場合の処理であるが、チャネル管理部（ＣＭ）
からチャネルを起動するシーケンスにおいては、ＣＭｌ
ｌ内のマイクロプログラムは＃Ｎのタイミングにおいて
ＤＭ１２からのＣｃＢ信号が イ）ＯＮであればＤＭ１２に対して起動処理を開始する
。
口）ＯＦＦであれば他チャネルの処理に移るか、イ）の
起動処理をキャンセルするが、ＣｃＢ信号がＯＮになる
まで待つ、のいずれかを実行する。
起動処理をキャンセルするが、ＣｃＢ信号がＯＮになる
まで待つ、のいずれかを実行する。
上述した本発明のチャネル制（謝方式の利点を従来方式
と対比しながら説明する。
と対比しながら説明する。
（Ａ）従来袋ＭにはデータレジスタＤＲＩがないので、
割込み情報の流れは第４図（ａ）のようになり、成るチ
ャネルがチャネル毎ＬＳにストア要求を発行して受付け
られるには、チャネル全体でその使用権の優先順位を採
る必要がある。
割込み情報の流れは第４図（ａ）のようになり、成るチ
ャネルがチャネル毎ＬＳにストア要求を発行して受付け
られるには、チャネル全体でその使用権の優先順位を採
る必要がある。
これに対し、本発明では１６チヤネル毎＜ＤＭ毎）にデ
ータレジスタＤＲＩがあるので、各ＤＭの割込み情報の
流れは第４図（１１）のようになり、４つのＤＭの並行
動作が可能である。また、成るＤＭが割込み情報をＤＲ
Ｉにストアしている間にＣＭが他ＤＭのチャネルの割込
み処理をすることが可能である。
ータレジスタＤＲＩがあるので、各ＤＭの割込み情報の
流れは第４図（１１）のようになり、４つのＤＭの並行
動作が可能である。また、成るＤＭが割込み情報をＤＲ
Ｉにストアしている間にＣＭが他ＤＭのチャネルの割込
み処理をすることが可能である。
（Ｂ）本発明ではＣＭとＤＭのインターフェースを１６
チヤネル循環制御方式にしたので、プロセッサの負担が
軽くなる。即ち従来装置ではＣＭとＤＭにプロセッサを
配置してマイクロプログラム通信号を行なう、即ちマイ
クロプログラムによりチャネル毎ＬＳにデータをストア
し、ストアしたこともマイクロプログラムにより通知す
るので、プロセッサの負荷が大きい、また複数チャネル
で割込み要求が同時に発生しても必らず１チヤネルずつ
順番にしか処理できず、■０命令の起動時もマイクロプ
ログラムにより順次チャネルの状態を調べることが必要
であった。ところが本発明では第５図のように、各チャ
ネルのザービス時間を固定にして前述のインターフェー
ス信号ＲＤＹ、ＢＳＹ、ＩＲＱ、ＣＣＢを設定したので
、少ないハードウェアの追加でＩＯオペレーションの高
速化を達成できる。また、第５図に示すようにチャネル
毎のパイプライン制御にするので、全チャネルが１つの
制御回路を使用するため、ハードウェアを少なくできる
。
チヤネル循環制御方式にしたので、プロセッサの負担が
軽くなる。即ち従来装置ではＣＭとＤＭにプロセッサを
配置してマイクロプログラム通信号を行なう、即ちマイ
クロプログラムによりチャネル毎ＬＳにデータをストア
し、ストアしたこともマイクロプログラムにより通知す
るので、プロセッサの負荷が大きい、また複数チャネル
で割込み要求が同時に発生しても必らず１チヤネルずつ
順番にしか処理できず、■０命令の起動時もマイクロプ
ログラムにより順次チャネルの状態を調べることが必要
であった。ところが本発明では第５図のように、各チャ
ネルのザービス時間を固定にして前述のインターフェー
ス信号ＲＤＹ、ＢＳＹ、ＩＲＱ、ＣＣＢを設定したので
、少ないハードウェアの追加でＩＯオペレーションの高
速化を達成できる。また、第５図に示すようにチャネル
毎のパイプライン制御にするので、全チャネルが１つの
制御回路を使用するため、ハードウェアを少なくできる
。
（Ｃ）本発明ではＮｏ命令の起動と１０割込み処理の優
先順位は、ＣＣＢ信号の０Ｎ１０ＦＦにより決定できる
。成るチャネルが割込み処理中である場合に、起動受付
けができないことを常にチャネルのタイミングでＣＭに
通知しているので、ＣＭはこのＣＣＢ信号がＯＦＦであ
ればそのチャネルに起動をかけるのを止め、他チャネル
の処理があればその処理をすることができ、また場合に
よっては起動をキャンセルしたり、ＣＣＢ信号がＯＮに
なるまで待つことができる。さらには、第６図に示すよ
うに、Ｎｏ命令と１０割込み、起動と２割込みについて
多重動作が可能になる。
先順位は、ＣＣＢ信号の０Ｎ１０ＦＦにより決定できる
。成るチャネルが割込み処理中である場合に、起動受付
けができないことを常にチャネルのタイミングでＣＭに
通知しているので、ＣＭはこのＣＣＢ信号がＯＦＦであ
ればそのチャネルに起動をかけるのを止め、他チャネル
の処理があればその処理をすることができ、また場合に
よっては起動をキャンセルしたり、ＣＣＢ信号がＯＮに
なるまで待つことができる。さらには、第６図に示すよ
うに、Ｎｏ命令と１０割込み、起動と２割込みについて
多重動作が可能になる。
本発明では、ＲＤＹ信号がＯＦＦの時にＣＣＢ信号はＯ
ＦＦとなるので、１０割込がＣＭのＬＳ内にのみある場
合も、ＣＭマイクロプログラムはＣＣＢ信号を調べるこ
とのみで、１０命令を発行可能か否かを判定でき、ＣＭ
ＬＳ内に該当チャネルからの割込があるか否かを、判定
する必要はない。
ＦＦとなるので、１０割込がＣＭのＬＳ内にのみある場
合も、ＣＭマイクロプログラムはＣＣＢ信号を調べるこ
とのみで、１０命令を発行可能か否かを判定でき、ＣＭ
ＬＳ内に該当チャネルからの割込があるか否かを、判定
する必要はない。
（発明の効果〕
以上述べたように本発明によれば、データ管理部（Ｄ
Ｍ ）のマイクロプログラムとチャネル管理部（ＣＭ）
のマイクロプログラムとが効率良く通信できるので、全
体の１０オペレーシヨンが高速化される。また、チャネ
ル管理部（ＣＭ）にデータ管理部（ＤＭ）対応の割込み
用データレジスタ（ＤＲ１）を設け、ＣＭ−ＤＭ間のイ
ンターフェースの基本タイミングをＤＭ小単位同期式に
してパイプライン制御可能としたので、高速処理しなが
らハードウェアの物量を少なくできる利点がある。
Ｍ ）のマイクロプログラムとチャネル管理部（ＣＭ）
のマイクロプログラムとが効率良く通信できるので、全
体の１０オペレーシヨンが高速化される。また、チャネ
ル管理部（ＣＭ）にデータ管理部（ＤＭ）対応の割込み
用データレジスタ（ＤＲ１）を設け、ＣＭ−ＤＭ間のイ
ンターフェースの基本タイミングをＤＭ小単位同期式に
してパイプライン制御可能としたので、高速処理しなが
らハードウェアの物量を少なくできる利点がある。
第１図は本発明の基本構成図、
第２図はチャネル処理装置を有するシステム構成図、
第３図は本発明の制御シーケンスを示すタイムヂャート
、 第４図は割込み情報の流れの説明図、 第５図はチャネルの固定タイミングを示す説明図、 第６図は多重動作の説明図である。 図中、１はチャネル処理装置（ＣＨＰ） 、２は中央処
理装置（ＣＰＵ） 、５は入出力装置（■０）、１１は
チャネル管理部（ＣＭ） 、１２はデータ管理部（ＤＭ
）である。
、 第４図は割込み情報の流れの説明図、 第５図はチャネルの固定タイミングを示す説明図、 第６図は多重動作の説明図である。 図中、１はチャネル処理装置（ＣＨＰ） 、２は中央処
理装置（ＣＰＵ） 、５は入出力装置（■０）、１１は
チャネル管理部（ＣＭ） 、１２はデータ管理部（ＤＭ
）である。
Claims (1)
- 多数のチャネルを複数の群に分割して各群内のチャネル
を各群に対応した複数のデータ管理部（ＤＭ）で管理し
、また全てのデータ管理部を上位のチャネル管理部（Ｃ
Ｍ）で管理する階層構造として、該チャネル管理部（Ｃ
Ｍ）には各チャネルの制御情報を記憶するローカルスト
レージ（ＬＳ）と各データ管理部に対応した割込み用デ
ータレジスタ（ＤＲ１）を設け、また各データ管理部（
ＤＭ）では群内のチャネルを循環制御してその制御情報
を該データレジスタ（ＤＲ１）に書込む機能を持たせ、
さらにチャネル管理部（ＣＭ）からデータ管理部（ＤＭ
）へは次の割込みが受付け可能であることを群内のチャ
ネルの循環制御に同期して示す制御線（ＲＤＹ）とデー
タレジスタ（ＤＲ１）が使用中であることを示す制御線
（ＢＳＹ）を設け、逆にデータ管理部（ＤＭ）からチャ
ネル管理部（ＣＭ）へはチャネルの状態を群内のチャネ
ルの循環制御に同期して示す制御線（ＣＣＢ）とデータ
レジスタ（ＤＲ１）にデータがセットされたことを示す
制御線（ＩＲＱ）を設け、ＣＣＢにＲＤＹの条件を加え
る際に群内のチャネル毎に回路を設けるのではなく、チ
ャネルの循環制御に同期して１つの回路で論理をとるこ
とを特徴とするチャネル制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22101686A JPH0619748B2 (ja) | 1986-09-19 | 1986-09-19 | チヤネル制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22101686A JPH0619748B2 (ja) | 1986-09-19 | 1986-09-19 | チヤネル制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6375954A true JPS6375954A (ja) | 1988-04-06 |
| JPH0619748B2 JPH0619748B2 (ja) | 1994-03-16 |
Family
ID=16760159
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22101686A Expired - Lifetime JPH0619748B2 (ja) | 1986-09-19 | 1986-09-19 | チヤネル制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0619748B2 (ja) |
-
1986
- 1986-09-19 JP JP22101686A patent/JPH0619748B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0619748B2 (ja) | 1994-03-16 |
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