JPH01142962A - データ転送制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、情報処理装置のデータ転送制御方式に係り、
特に中央処理袋［（ＣＰＵ）　、主メモリ。

周辺制御部が同一バス構成をとる情報処理装置における
データ転送制御方式に関する。

〔従来の技術〕

従来、ＣＰＵ、主メモリ、周辺装置を制御する周辺制御
部が同一バスに接続されている情報処理装置においては
、Ｃ：ＰＵの主メモリアクセス、周辺装置との入出力動
作に伴うデータ転送は次のように行われていた。すなわ
ち、主メモリからＣＰＵへのデータ読出し、ＣＰＵから
主メモリへのデータ格納に伴うデータ転送は、ＣＰＵと
主メモリの間でバスを経由して行い、また１周辺装置か
ら主メモリあるいはその逆のデータの入出力は、周辺装
置と主メモリの間で周辺制御部、バスを経由して行う。

さらに、周辺装置と周辺装置の間のデータ転送は、一方
の周辺装置からのデータを周辺制御部、バス経由で主メ
モリに一担格納し、その後、主メモリからバス、周辺制
御部を経由して他方の周辺装置へ転送する。

〔発明が解決しようとする問題点〕

上記従来技術では、周辺装置間のデータ転送であっても
必ず主メモリを経由するため、入出力動作のトラヒック
が高くなると主メモリの使用率が高くなり、ＣＰＵの主
メモリアクセスが入出力動作のために待たされる割合が
増加し、システムスループットの低下を招く問題があっ
た。また、ＣＰＵの主メモリアクセスに伴うデータ転送
と１周辺装置の主メモリ間の入出力動作に伴うデータ転
送が同一バスを使用するため、入出力動作のトラヒック
が高くなるとバスの使用率が高くなり、ＣＰＵの主メモ
リアクセスが入出力動作のために待たされる割合が増加
し、やはりシステムスループットの低下を招く問題があ
った。

周辺装置のデータをＣＰＵ上のプログラムが参照、変更
する場合あるいはＣＰ−Ｕ上のプログラムが変更、新規
作成したデータを周辺装置に格納する場合には、周辺装
置と主メモリ間のデータ転送は必須であるが、ある周辺
装置から入力したデータを何ら加工せずそのま５他の周
辺装置に出力したい場合は主メモリを経由する必然性は
ない。例えばイメージリーダからデータを入力し、それ
をディスクに格納するケースあるいはディスク上のイメ
ージデータをファックスに出力するケース等では、主メ
モリを経由するのはシステムのオーバヘッドになる。こ
のように主メモリを経由する必要のない周辺装置のデー
タ転送であっても、従来の方式では必ず主メモリを経由
するため、イメージデータ等大量のデータ転送時に主メ
モリの使用率が高くなり、主メモリでのＣＰＵと周辺制
御部のアクセス競合頻度が増加し、システムスループッ
トの低下が大となる。

主メモリでのアクセス競合を低下させる方法として、主
メモリを独立動作可能な複数のバンクに分ける方法（メ
モリインタリーピング）があるが、ハードウェア量が増
加し高価になる。主メモリの制御が複雑化するという問
題がある。また、バス競合を低下させる方法として、バ
スを、複数本設ける方法が考えられるが、各モジュール
でのバス制御のためのハードウェア量が増加し高価にな
り。

バス構成の利点を阻害するという問題がある。

本発明の目的は、ＣＰＵと主メモリと周辺制御部が同一
バスに接続されている情報処理装置において、主メモリ
アクセストラヒックの軽減、システムスループットの向
上を可能にしたデータ転送制御方式を提供することにあ
る。

〔問題点を解決するための手段及び作用〕本発明は、Ｃ
ＰＵ、主メモリからなる第１グループと複数の周辺制御
部からなる第２グループとの間でバスの切断・接続を制
御する手段を設ける。

ｍなる周辺装置間のデータ転送時にはバスを切断するこ
とにより、主メモリを経由せずに周辺制御部間で直接デ
ータ転送を行い、同時にＣＰＵと主メモリ間のデータ転
送を実行可能として、主メモリアクセストラヒックの軽
減、システムスループットの向上を図る。また、バス接
続により周辺制御部と主メモリ間のデータ転送を可能と
して、周辺装置のデータをＣＰＵで参照、更新するケー
ス、ＣＰＵが変更、新規作成したデータを周辺装置に出
力するケースにも対処できるようにする。

〔実施例〕

以下、本発明の一実施例について図面により説明する。

第１図は本発明方式を適用した情報処理装置の一実施例
の全体構成図を示す。第１図において、ＣＰＵｌ０１と
主メモリ１０２と周辺制御部ＡｌＯ３と周辺制御部Ｂ１
０４下がデータバス１０６により相互に接続され１周辺
制御部ＡｌＯ３、周辺制御部Ｂ１０４下にはそれぞれ複
数台の周辺装置１０７が接続される。各モジュール間の
データ転送はデータバス１０６を経由して行われるが、
該データバス１０６の使用権割当て等の制御はバス制御
部１０５により行われる。

第２図はバス制御部１０５１周辺制御部ＡｌＯ３、周辺
制御部Ｂ１０４の詳細構成を示したものである。バス制
御部１０５はバス割当制御部２０１、バススイッチ（バ
スＳＷ）制御部２０２、バス５Ｗ２０３よりなる。周辺
制御部間１０３はインタフェース制御部Ａ２０４、デー
タ転送制御部Ａ２０５．データバッファＡ２０６よりな
る０周辺制御部Ｂ１０４の構成も同様である。各モジュ
ール間の制御情報のやりとりは制御線２１０を介して行
われる。

バス制御部１０５のバス割当制御部２０１は、ＣＰＵｌ
０１．主メモリ１０２、周辺制御部Ａ１０３、周辺制御
部Ｂ１０４の各モジュールからのデータバス１０６に対
するアクセス要求を受けて、各モジュールの優先度に従
い最も優先度の高いモジュールに対しデータバス１０６
の使用権を割当てる。バス割当制御部２０２は、ＣＰＵ
１０１、周辺制御部ＡｌＯ３、周辺制御部Ｂ１０４から
の要求にもとづき、バス５Ｗ２０３に対しデータバス１
０６の切断／接続の指示を行う。バス５Ｗ２０３は、Ｃ
ＰＵｌ０１．主メモリ１０２のグループと周辺制御部Ａ
ｌＯ３、周辺制御部Ｂ１０４のグループとの間でデータ
バス１０６の論理的切断／接続を行う。データバス１０
６が切断状態の時は、データバス１０６は２組の独立し
たバスが存在するのと等価な動作が可能である。すなわ
ち、ＣＰＵｌ０Ｉと主メモリ１０２問および周辺制御部
ＡｌＯ３と周辺制御部８１０４間のデータ転送動作が同
時に可能である。

周辺制御部ＡｌＯ３や周辺制御部Ｂ１０４のインタフェ
ース制御部Ａ２０４、インタフェース制御部Ｂ２０７は
、ＣＰＵｌ０１からの入出力指示を受けて、主メモリ１
０２からの入出力制御情報の読出し、解読及びこれにも
とづくデータ転送制御部Ａ２０５．データ転送制御部８
２０８の起動を行う。また、入出力動作の終了をＣＰＵ
１．Ｏｌに報告する。データ転送制御部Ａ２０５．デー
タ転送制御部Ｂ２Ｏ３は、インタフェース制御部Ａ２０
４、インタフェース制御部Ｂ２０７からの起動にもとづ
き、内周辺制御部配下の周辺装置１０７と主メモリ１０
２との間または内周辺制御部配下の周辺装置１０７と他
周辺制御部との間のデータ転送を行う。データバッファ
Ａ２０６．データバッファＢ２０９は周辺装置１０７か
らの読出しデータ、あるいは周辺装置１０７への書込み
データを一時保存するためのバッファである。

第３図は入出力動作実行時の各モジュール間の動作フロ
ーを示したものである。

情報処理装置に電源が投入されると、ＣＰＵｌ０１、主
メモリ１０２、周辺制御部ＡｌＯ３、周辺制御部Ｂ１０
４、バス制御部１０５の全モジュールが初期設定される
（３０１）。この初期設定時には、バス５Ｗ２０３はデ
ータバス１０６が接続状態になるように設定される（３
０２）。その後、ＣＰＵｌ０Ｉにおいて命令の実行が開
始される（３０３）。

入出力動作を必要とする場合、入出力命令に先立ってメ
モリ書込み命令が発行され、ＣＰＵ１０１はデータバス
１０６を介して主メモリ１０２に入出力制御情報を書込
んでおく　（３０４）、その後１例えば周辺制御部Ａｌ
Ｏ３に対する入出力命令が発行されると、ＣＰＵｌ０１
は周辺制御部ＡｌＯ３に対し制御線２１０を介して入出
力動作の起動指示を行う（３０５）、周辺制御部ＡｌＯ
３内のインタフェース制御部Ａ２０４は、これにもとづ
きデータバス１０６を介して主メモリ１０２から入出力
制御情報を読出しく３０６）、入出力動作要求が内周辺
制御部ＡｌＯ３と他周辺制御部Ｂ１０４の間のデータ転
送であるかあるいは主メモリ１０２と内周辺制御部Ａｌ
Ｏ３の間のデータ転送であるかを判断する（３０７）。

主メモリ１０２と内周辺制御部ＡｌＯ３の間のデータ転
送の場合は、インタフェース制御部Ａ２０４の指示にも
とづき、データ転送制御部Ａ２０５は指定された周辺装
置１０７を起動し１周辺袋［１０７と主メモリ１０２と
の間でデータ転送を開始する（３０８）。即ち、周辺装
置１０７からの人力データは、データバッファＡ２０６
、データバス１０６を経由して主メモリ１０２に書込ま
れ、主メモリ１０２からの読出しデータは、データバス
１０６．データバッファＡ２０６を経由して周辺袋ＦＶ
１１０７に出力される。データ転送動作が終了すると、
データ転送制御部Ａ２０５は入出力動作の結果（正常終
了／異常終了、異常終了の場合異常原因の情報）を主メ
モリ１０２に書込む（３０９）。その後、インタフェー
ス制御部Ａ２０４はＣＰＵｌ０Ｉに対し入出力動作終了
の割込みをあげる。

入出力動作要求が内周辺制御部ＡｌＯ３と他周辺制御部
Ｂ１０４の間のデータ転送の場合は、内周辺制御部Ａｌ
Ｏ３のインタフェース制御部Ａ２０４は１周辺制御部Ｂ
１０４のインタフェース制御部Ｂ２０７に対し周辺制御
部間のデータ転送開始のための起動指示を行うと同時に
、内周辺制御部ＡｌＯ３が主メモリ１０２との間で他の
入出力動作にもとづくデータ転送中であるか否を判断す
る（３１０）、データ転送中であれば、該データ転送が
終了するまで周辺制御部間の入出力動作を待たせ、該デ
ータ転送が終了した時点で内周辺制御部ＡｌＯ３をレデ
ィ状態にする。その後、周辺制御部ｒ３１０４からレデ
ィ状態報告を待つ（３１１）。

一方１周辺制御部Ｂ１０４のインタフェース制御部Ｂ２
０７は、周辺制御部ＡｌＯ３のインタフェース制御部Ａ
２０４からの起動指示を受けると。

内周辺制御部Ｂ１０４が主メモリ１０２との間でデータ
転送中であるか否を判断する（３１２）。

データ転送中であれば、該データ転送が終了するまで周
辺制御部間の入出力動作を待たせ、該データ転送が終了
した時点で周辺制御部Ｂ１０４をレディ状態にし、イン
タフェース制御部Ａ２０４ヘレデイ状態であることを報
告する。

周辺制御部ＡｌＯ３のインタフェース制御部Ａ２０４は
、周辺制御部Ｂ１０４のインタフェース制御部Ｂ２０７
から周辺制御部Ｂ１０４がレディ状態であることの報告
を受け、内周辺制御部ＡｌＯ３、他周辺制御部Ｂ１０４
共にレディ状態になったことを確認すると、バス制御部
１０５のバスＳＷ制御部２０２に対しデータバス１０６
の切断指示を行う。バスＳＷ制御部２０２は、これにも
とづきバス５Ｗ２０３に対しデータバス１０６の切断を
指示し、切断完了報告を周辺制御部ＡｌＯ３のインタフ
ェース制御部Ａ２０４に対し行う（３１３）。バス５Ｗ
２０３によりデータバス１０６が論理的に切断されると
、データバス１０６は独立な２本のバスとして動作可能
となる。

周辺制御部ＡｌＯ３のインタフェース制御部Ａ２０４は
、データバス１０６の切断報告を受けて内周辺制御部Ａ
ｌＯ３と他周辺制御部８１０４間のデータ転送動作を開
始する（３１４）、このデータ転送はデータ転送制御部
Ａ２０５とデータ転送制御部Ｂ２Ｏ３との間の制御動作
により、周辺制御部ＡｌＯ３下の周辺装置１０７→デー
タバツフアＡ　２０　ｆ３→データバス１０６→データ
バッファＢ２０９→周辺制御部Ｂ１０４の周辺装置１０
７のルートあるいはその逆のルートで行われる。

他周辺制御部内のデータバッファにデータを転送すると
きのデータバッファのアドレスについては。

上位アドレスに周辺制御部のプロセッサ番号を付与する
方法、あるいは主メモリアドレスの延長としてデータバ
ッファアドレスを付与する方法等。

がある。

この周辺制御部１０３，１０４間のデータ転送中であっ
ても、ＣＰＵ１．０１と主メモリ１０２間のデータ転送
はデータバス１０６を介して同時に実行可能である。

周辺制御部１０３，１０４間のデータ転送が終了すると
１周辺制御部ＡｌＯ３のインタフェース制御部Ａ２０４
はバス制御部１０５のバスＳＷ制御部２０２に対しデー
タバス１０６の接続を指示する。バスＳＷ制御部２０２
は、これによりバス５Ｗ２０３に対してデータバス１０
６の接続を動作せしめる（３１５）、周辺制御部ＡｌＯ
３のインタフェース制御部Ａ２０４はデータバス１０６
が接続状態になったことを確認すると、データ転送制御
部Ａ２０５に対し入出力動作結果（正常終了／異常終了
、異常終了の場合原因の情報）の主メモリ１０２への書
込みを指示し、データ転送制御部Ａ２０５はデータバス
１０６を介して該出力動作結果を主メモリ１０２へ書込
む（３１６）。

この書込みが終了した後、インタフェース制御部Ａ２０
４はＣＩ”’ＵＩＯＩに対し入出力動作終了の割込みを
あげる。

〔発明の効果〕 以上説明したように１本発明によれば、周辺制御部間の
データ転送を、主メモリを経由しないで周辺制御部内に
設けたデータバッファを経由することにより実現すると
共に、ＣＰＵ、主メモリのグループと複数の周辺制御部
のグループとの間でデータバスの切断／接続を実現する
ことにより、周辺制御部間のデータ転送とＣＰＵ−主メ
モリのデータ転送とを同時に実行可能であり、主メモリ
アクセストラヒックの軽減、データ転送の並列化による
システムスループットの向上を容易に実現することがで
きる。

【図面の簡単な説明】

第１図は本発明の方式を適用した情報処理装置の一実施
例の全体構成図、第２図は第１図におけるバス制御部、
周辺制御部の詳細構成図、第３図は実施例における入出
力動作実行時の動作フローを示す図である。 １０１・・・ＣＰＵ、　　　１０２・・・主メモリ、１
０３．１０４・・・周辺制御部、 １０５・・・バス制御部、　　１０６・・・データバス
、１０７・・・周辺装置、　２０１・・・バス割当制御
部。 ２０２・・・バス割当制御部、　２０３・・・バスＳＷ
、２０４．２０７・・・インタフェース制御部、２０５
．２０８・・・データ転送制御部、２０６．２０９・・
・データバッファ、２１０・・・制御線。

Claims (1)

【特許請求の範囲】
1. （１）中央処理装置と主メモリと周辺装置を制御する複
   数の周辺制御部とからなり、各々が同一バスに接続され
   て、中央処理装置と主メモリ間、周辺制御部と主メモリ
   間のデータ転送を上記バスを経由して行う情報処理装置
   において、 中央処理装置、主メモリからなる第１グループと複数の
   周辺制御部からなる第２グループとの間でバスの切断・
   接続を制御する手段を設け、上記バス接続時には、中央
   処理装置と主メモリ間のデータ転送あるいは周辺制御部
   と主メモリ間のデータ転送を排他的に実行可能とし、上
   記バス切断時には、中央処理装置と主メモリ間のデータ
   転送および一方の周辺制御部と他方の周辺制御部間のデ
   ータ転送を各々独立に実行可能としたことを特徴とする
   データ転送制御方式。