JPS6375959A - シリアル形バス優先順位決定回路 - Google Patents
シリアル形バス優先順位決定回路Info
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- JPS6375959A JPS6375959A JP22101086A JP22101086A JPS6375959A JP S6375959 A JPS6375959 A JP S6375959A JP 22101086 A JP22101086 A JP 22101086A JP 22101086 A JP22101086 A JP 22101086A JP S6375959 A JPS6375959 A JP S6375959A
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- JP
- Japan
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- bus
- master
- control signal
- priority
- signal setting
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
- G06F13/362—Handling requests for interconnection or transfer for access to common bus or bus system with centralised access control
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- General Physics & Mathematics (AREA)
- Bus Control (AREA)
- Information Transfer Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔目 次〕
概要
産業上の利用分野
従来の技術
発明が解決しようとする問題点
問題点を解決するための手段
作用
実施例
発明の効果
〔概 要〕
共通バス上におけるシリアル形バス優先順位決定回路に
おいて、全バスマスター内にバス制御信号設定盤を設け
、自分より上位のバスマスターのバスリクエスト信号を
パラレルにこのバス制御信号設定盤に入力すると共に、
バスグラントイ６号を内部で検知し、優先順位決定の高
速化を図ると共に、バス上の制御信号の低減を可能とす
る。
おいて、全バスマスター内にバス制御信号設定盤を設け
、自分より上位のバスマスターのバスリクエスト信号を
パラレルにこのバス制御信号設定盤に入力すると共に、
バスグラントイ６号を内部で検知し、優先順位決定の高
速化を図ると共に、バス上の制御信号の低減を可能とす
る。
この発明は、バス優先順位決定回路に係り、特に共通バ
ス上において、多数のバスマスターが同時にメモリ又は
Ｉｌｏにアクセスした時の夫々のバスマスターのバスへ
の優先順位を決定するシリアル型バス優先順位決定回路
に関する。
ス上において、多数のバスマスターが同時にメモリ又は
Ｉｌｏにアクセスした時の夫々のバスマスターのバスへ
の優先順位を決定するシリアル型バス優先順位決定回路
に関する。
共通バス上において、多数のノくスマスターが接続され
ているとき、同時に多数のＩ（スマスターからバスを介
してメモリへのアクセス又は工１０アクセスが、Ｓると
、このバスマスターの優先順位を決めてやる必要がある
。
ているとき、同時に多数のＩ（スマスターからバスを介
してメモリへのアクセス又は工１０アクセスが、Ｓると
、このバスマスターの優先順位を決めてやる必要がある
。
第３図、第４図は、従来の優先順位決定方式の例であり
、第３図は、シリアル形優先順位決定方式を、第４図は
、パラレル形優先順位決定方式をそれぞれ示すＱ 第３図において、１，２，３〜ｎはそれぞれ）（スマス
ターで＄す、ｎ（［の）くスマスター（以下マスターと
いう）が接続されていることを示している。各マスター
は、バスリクエスト信号（以下ＢＳＲＱと略す）とバス
グラント信号（以下ＢＧＮＴと略記する）をもち、前段
のマスターのＢＳＲＱと次段のマスターのＢＧＮＴが接
続される。各マスターには、バスクロック（以下ＢＣＬ
Ｋと略記する）が入力されておシ、これにより制御タイ
ミングがとられる。また、各マスターから、現在の使用
状態を知らせるＢＵＳＹ信号が出され、各マスターに入
力されている。
、第３図は、シリアル形優先順位決定方式を、第４図は
、パラレル形優先順位決定方式をそれぞれ示すＱ 第３図において、１，２，３〜ｎはそれぞれ）（スマス
ターで＄す、ｎ（［の）くスマスター（以下マスターと
いう）が接続されていることを示している。各マスター
は、バスリクエスト信号（以下ＢＳＲＱと略す）とバス
グラント信号（以下ＢＧＮＴと略記する）をもち、前段
のマスターのＢＳＲＱと次段のマスターのＢＧＮＴが接
続される。各マスターには、バスクロック（以下ＢＣＬ
Ｋと略記する）が入力されておシ、これにより制御タイ
ミングがとられる。また、各マスターから、現在の使用
状態を知らせるＢＵＳＹ信号が出され、各マスターに入
力されている。
このシリアル形優先順位決定方式では、マスターは左側
から、即ち、マスター１．マスター２゜・・・マスター
ｎの順に優先順位が決められている０バスクロツク毎に
上位のマスター１から下位のマスターｎ方向にＢＳＲＱ
が出され、これが下位のマスターのＢＧＮＴ信号として
入力される。例えば、マスター１のＢＳＲＱがマスター
ｎのＢＧＮＴ信号として入力され、マスターの優先順位
に従って、バス使用が判定され、それに従って、バス使
用が許可されたマスターからＢＵＳＹ信号が出され、他
のバスの使用を禁止する。このシリアル形優先順位決定
方式によれば、少ない信号線でバス使用順位を決定する
ことができる。
から、即ち、マスター１．マスター２゜・・・マスター
ｎの順に優先順位が決められている０バスクロツク毎に
上位のマスター１から下位のマスターｎ方向にＢＳＲＱ
が出され、これが下位のマスターのＢＧＮＴ信号として
入力される。例えば、マスター１のＢＳＲＱがマスター
ｎのＢＧＮＴ信号として入力され、マスターの優先順位
に従って、バス使用が判定され、それに従って、バス使
用が許可されたマスターからＢＵＳＹ信号が出され、他
のバスの使用を禁止する。このシリアル形優先順位決定
方式によれば、少ない信号線でバス使用順位を決定する
ことができる。
第４図は、もう１つの従来例であるパラレル形優先順位
決定方式である。図中、１，２，３．・・・ｎは、マス
ターであり、第３図の場合同様ｎ個のマスターが接続さ
れていることを示す。４１はプライオリティ・エンコー
ダ、４２はデコーダであり、各マスター１〜ｎのＢＳＲ
Ｑ信号をプライオリティ・エンコーダ４１に入力し、そ
こで決定されたプライオリティを、デコーダ４２でデコ
ード後ＢＧＮＴ信号として各マスターへ返す。この時。
決定方式である。図中、１，２，３．・・・ｎは、マス
ターであり、第３図の場合同様ｎ個のマスターが接続さ
れていることを示す。４１はプライオリティ・エンコー
ダ、４２はデコーダであり、各マスター１〜ｎのＢＳＲ
Ｑ信号をプライオリティ・エンコーダ４１に入力し、そ
こで決定されたプライオリティを、デコーダ４２でデコ
ード後ＢＧＮＴ信号として各マスターへ返す。この時。
同時にバスを要求したマスター中最優先のマスターにの
みＢＧＮＴが返され、バスの支配権をもつ０制御タイミ
ングは、ＢＣＬＫにて行なわれるのは。
みＢＧＮＴが返され、バスの支配権をもつ０制御タイミ
ングは、ＢＣＬＫにて行なわれるのは。
シリアル形の場合と同様である。また、バス支配権をも
つマスターからはＢＵＳＹ信号が出されてバスが現在使
用中であり、他のマスターの使用が不可であることが示
される０ 〔発明が解決しようとする問題点〕 第３図に示す従来のシリアル形優先順位決定方式の場合
、マスター１のＢＳＲＱが、マスターｎのＢＧＮＴ信号
として入力され決定されるまでの時間がバス優先順位決
定までの最大遅延時間であｐ、ＢＣＬＫの周期を決定す
る。今、マスター数ｎ個、１マスター当υの遅延時間ｔ
ｄ、とすると。
つマスターからはＢＵＳＹ信号が出されてバスが現在使
用中であり、他のマスターの使用が不可であることが示
される０ 〔発明が解決しようとする問題点〕 第３図に示す従来のシリアル形優先順位決定方式の場合
、マスター１のＢＳＲＱが、マスターｎのＢＧＮＴ信号
として入力され決定されるまでの時間がバス優先順位決
定までの最大遅延時間であｐ、ＢＣＬＫの周期を決定す
る。今、マスター数ｎ個、１マスター当υの遅延時間ｔ
ｄ、とすると。
最大遅延時間’ｌ’ ｄＩ＝＝ ｎ ＊ ｔ ｄｌとな
る。これから明らかなように、シリアル形優先順位決定
方式では。
る。これから明らかなように、シリアル形優先順位決定
方式では。
マスター数に遅延時間が比例する為、マスター数の増大
と共に優先順位決定の高速化ができなくなるという問題
点がある。
と共に優先順位決定の高速化ができなくなるという問題
点がある。
また、第４図に示すパラレル優先順位決定方式の場合、
バス優先順位決定までの時間は、各マスターのＢＳＲＱ
がプライオリティ・エンコーダ４１、デコーダ４２を通
り、各マスターにＢＧＮＴとして入力されるまでの時間
で決定され。
バス優先順位決定までの時間は、各マスターのＢＳＲＱ
がプライオリティ・エンコーダ４１、デコーダ４２を通
り、各マスターにＢＧＮＴとして入力されるまでの時間
で決定され。
最大遅延時間Ｔｄグ＝＝ｔｄ、＋ｔｄ２（エンコーダ遅
延）＋ｔ ｄ、 （デコーダ遅延） でアシ、これがＢＣＬＫの周期を決定する。このＴ ４
Ｆｉ 、マスター数に関係なく一定であり、マスター
数を増加したときにも高速化が可能であるといり長所が
あるが、マスター数ｎ個において、制御信号数は、２ｎ
本（各ＢＳＲＱ、各ＧＲＮＴがｎ組）となり、制御信号
数が増大し、逆に、バス上の他の制御信号本数が不足し
てマスター数に制限を受けるという問題点がある。
延）＋ｔ ｄ、 （デコーダ遅延） でアシ、これがＢＣＬＫの周期を決定する。このＴ ４
Ｆｉ 、マスター数に関係なく一定であり、マスター
数を増加したときにも高速化が可能であるといり長所が
あるが、マスター数ｎ個において、制御信号数は、２ｎ
本（各ＢＳＲＱ、各ＧＲＮＴがｎ組）となり、制御信号
数が増大し、逆に、バス上の他の制御信号本数が不足し
てマスター数に制限を受けるという問題点がある。
また２両方式とも、バスの優先順位が予め決定されて装
置上に構成されるが、新規にマスターを追加した時、又
はバス上の配線を変更した時、或いはマスターを入れ替
え無しに、マスター内で自由に優先ｊ＠位の変更ができ
ないという問題点がある０ なお、シリアル方式の場合、マスターの入れ替えに↓り
優先順位の変更ができるが、それは、そのマスターを含
む機能ボード内の他のバス、Ｉｌｏ等への接続に影響を
与えないことが条件であ九実際には、入れ替えにより物
理的、電気的条件が満足できない場合が多い。
置上に構成されるが、新規にマスターを追加した時、又
はバス上の配線を変更した時、或いはマスターを入れ替
え無しに、マスター内で自由に優先ｊ＠位の変更ができ
ないという問題点がある０ なお、シリアル方式の場合、マスターの入れ替えに↓り
優先順位の変更ができるが、それは、そのマスターを含
む機能ボード内の他のバス、Ｉｌｏ等への接続に影響を
与えないことが条件であ九実際には、入れ替えにより物
理的、電気的条件が満足できない場合が多い。
本発明は、このような点に鑑みてなされたものであり、
優先順位決定に要する時間が短かく、必要なバス制御信
号本数も少なく、かつ優先順位の設定変更が、バス配線
又はマスターの入替無しに容易に行なうことができるシ
リアル形バス優先順位決定回路を提供することを目的と
する。
優先順位決定に要する時間が短かく、必要なバス制御信
号本数も少なく、かつ優先順位の設定変更が、バス配線
又はマスターの入替無しに容易に行なうことができるシ
リアル形バス優先順位決定回路を提供することを目的と
する。
第１図は、この発明の原理ブロック図である。
図において、１０−１．１０−２．〜１０−ｎは、それ
ぞれバスリクエスト制御回路１〜ｎを含むマスターであ
り、この外にそれぞれ、バス制御信号設定装置１１を有
している。各バス制御信号設定装置１１内には各マスタ
ーの優先順位を設定するバス制御信号設定盤】２が設け
られており。
ぞれバスリクエスト制御回路１〜ｎを含むマスターであ
り、この外にそれぞれ、バス制御信号設定装置１１を有
している。各バス制御信号設定装置１１内には各マスタ
ーの優先順位を設定するバス制御信号設定盤】２が設け
られており。
各マスターからのＢ Ｓ ’ＲＱ信号を受け、優先順位
を決定する。最優先のマスター・には、自マスター内の
バス制御信号設定装置１１からＢＧＮＴ信号が返され、
このマスターがバスの支配権をもつことになる。バスが
使用中であるときは、ＢＵＳＹ信号が出されるので、こ
のときのバスの使用は禁止される。
を決定する。最優先のマスター・には、自マスター内の
バス制御信号設定装置１１からＢＧＮＴ信号が返され、
このマスターがバスの支配権をもつことになる。バスが
使用中であるときは、ＢＵＳＹ信号が出されるので、こ
のときのバスの使用は禁止される。
マスターの優先順位は、バス制御信号設定盤１２によっ
て決定され、その変更は、このバス制御信号設定盤１２
での設定を変更するのみで可能であるＯ 〔作 用〕 各マスター１〜ｎへのＢＧＮＴ信号は、自バスマスター
内のバス優先順位設定装置から返されるため、バス上の
制御信号はＢＳＲＱのみとなジノ＜ラレル方式の１／２
となる。
て決定され、その変更は、このバス制御信号設定盤１２
での設定を変更するのみで可能であるＯ 〔作 用〕 各マスター１〜ｎへのＢＧＮＴ信号は、自バスマスター
内のバス優先順位設定装置から返されるため、バス上の
制御信号はＢＳＲＱのみとなジノ＜ラレル方式の１／２
となる。
また、バスの遅延時間は、マスター１段分であり、従来
のシリアル方式の’／ｎとなシ大幅に短縮できる。
のシリアル方式の’／ｎとなシ大幅に短縮できる。
第２図は、この発明の一実施例である。第２図において
、第１図と同じ部材には、同じ番号が付与されている。
、第１図と同じ部材には、同じ番号が付与されている。
マスター１０−１〜１０−ｎはそれぞれバスリクエスト
制御回路１〜ｎおよびバス制御信号設定盤１２を含み、
２つのアントゲ−）２２．２３及び１つのインバータ２
４よ構成るバス制御信号設定装置を有している。アンド
ゲート２３は自分より高位のマスターのバス使用要求信
号であるバスリフニス）（ＢＳＲＱ）信号及びバス使用
中を示すバスビジィ（ＢＵＳＹ）信号を検出するための
高位バスリクエスト・バスビジイ検知ゲート（以下２３
を高位バスリクエスト・バスビジイ検知ゲートという）
でアシ、その入力には、後で詳述するバス制御信号設定
盤１２の出力およびＢＵＳＹ信号が入力されている。
制御回路１〜ｎおよびバス制御信号設定盤１２を含み、
２つのアントゲ−）２２．２３及び１つのインバータ２
４よ構成るバス制御信号設定装置を有している。アンド
ゲート２３は自分より高位のマスターのバス使用要求信
号であるバスリフニス）（ＢＳＲＱ）信号及びバス使用
中を示すバスビジィ（ＢＵＳＹ）信号を検出するための
高位バスリクエスト・バスビジイ検知ゲート（以下２３
を高位バスリクエスト・バスビジイ検知ゲートという）
でアシ、その入力には、後で詳述するバス制御信号設定
盤１２の出力およびＢＵＳＹ信号が入力されている。
バス制御信号設定盤１２は２図示するように。
（ｎ−１）組の２列に並んだ端子列ａ１〜ａ□、ｂ１〜
ｂｒ１−１をもつボードであり、一方の端子ａ１〜ａｎ
−ｘは、それぞれ他のバスマスター１０１〜１０，１の
対応するバス制御信号設定盤１２の端子ａ１〜ａｍｌに
並列接続されている。他方の端子す、〜ｂｎ−ｔは前述
のとおり高位バスリクエスト−バスビジィ検知ゲート２
３に接続されている。第１優先のパスマスター１０−１
のバス制御信号設定盤１２では、高位バスリクエスト・
バスビジイ検知ゲート２３側の端子す、〜ｂ、、、は、
全てｒＨＪのレベルとされ。
ｂｒ１−１をもつボードであり、一方の端子ａ１〜ａｎ
−ｘは、それぞれ他のバスマスター１０１〜１０，１の
対応するバス制御信号設定盤１２の端子ａ１〜ａｍｌに
並列接続されている。他方の端子す、〜ｂｎ−ｔは前述
のとおり高位バスリクエスト−バスビジィ検知ゲート２
３に接続されている。第１優先のパスマスター１０−１
のバス制御信号設定盤１２では、高位バスリクエスト・
バスビジイ検知ゲート２３側の端子す、〜ｂ、、、は、
全てｒＨＪのレベルとされ。
また、バスリクエスト制御回路１からのバスリクエスト
信号Ｂ８ＲＱをインバータ２４を介して＊Ｂ８ＲＱとし
て一番上の端子ａ、に接続している。
信号Ｂ８ＲＱをインバータ２４を介して＊Ｂ８ＲＱとし
て一番上の端子ａ、に接続している。
（この端子の信号をマスター１のバス送出バスリクエス
ト信号＊Ｂ８ＲＱ１とする。）これにより各バスマスタ
ーのＢＳＲＱは並列に接続されることとなる。
ト信号＊Ｂ８ＲＱ１とする。）これにより各バスマスタ
ーのＢＳＲＱは並列に接続されることとなる。
第２優先のバスマスター１０−２のバス制御信号設定盤
１２では２図示のとおシ、今度はインノ（−タ２４の出
力を二番目の端子ａ、に接続し、端子ａ１を端子ｂ１に
接続し、端子す、を除いた端子煽〜ｂｒｌ−１に「Ｈ」
レベルを印加しておく。
１２では２図示のとおシ、今度はインノ（−タ２４の出
力を二番目の端子ａ、に接続し、端子ａ１を端子ｂ１に
接続し、端子す、を除いた端子煽〜ｂｒｌ−１に「Ｈ」
レベルを印加しておく。
以下同様そのマスターの優先順位に従ってバス制御信号
設定盤１２がセットされる。最後の第ｎ番目のバス制御
信号設定盤１２では、端子ａ１〜ａ、、と端子ｂ８〜ｂ
ｎ−ｉがそれぞれ接続されることになる０ アンドゲート２２は、バスリクエスト制御回路１〜ｎか
らのＢＳＲＱを一方の入力とし、高位バスリクエスト−
バスビジィ検知ゲート２３からの出力を他方の入力とす
るもので、バス使用許可がでたかどうかを検知するバス
グラント検知ゲート（以下２２をバスグラント検知ゲー
トという）として動作する。
設定盤１２がセットされる。最後の第ｎ番目のバス制御
信号設定盤１２では、端子ａ１〜ａ、、と端子ｂ８〜ｂ
ｎ−ｉがそれぞれ接続されることになる０ アンドゲート２２は、バスリクエスト制御回路１〜ｎか
らのＢＳＲＱを一方の入力とし、高位バスリクエスト−
バスビジィ検知ゲート２３からの出力を他方の入力とす
るもので、バス使用許可がでたかどうかを検知するバス
グラント検知ゲート（以下２２をバスグラント検知ゲー
トという）として動作する。
２４はすでに述べたインバータであシ、パスグ２ント検
知ゲート２２からの出力を反転して、自己および自己よ
り優先順位が下位のバス制御信号設定盤１２の端子ａｌ
’＝ａｎ−１に入力させるものである。また、高位のバ
スグラント検知ゲート２２の出力を各バスリクエスト制
御回路１〜ｎ自身にＢＧＮＴとして返している。これは
バスリクエスト・バッファとして動作している。
知ゲート２２からの出力を反転して、自己および自己よ
り優先順位が下位のバス制御信号設定盤１２の端子ａｌ
’＝ａｎ−１に入力させるものである。また、高位のバ
スグラント検知ゲート２２の出力を各バスリクエスト制
御回路１〜ｎ自身にＢＧＮＴとして返している。これは
バスリクエスト・バッファとして動作している。
このように構成されたシリアル形バス優先順位決定回路
の動作は以下のとおりである。
の動作は以下のとおりである。
今、バスがどこのマスターによっても使用されていない
とき＊ＢＵＳＹはｒＨＪレベルとする。
とき＊ＢＵＳＹはｒＨＪレベルとする。
第１優先のバスマスター１０−１に注目すると。
バス制御信号設定盤１２の端子ｂ１〜ｂ７−３は全てｒ
ＨＪであシ、又＊ＢＵ８ＹもｒＨＪであるから。
ＨＪであシ、又＊ＢＵ８ＹもｒＨＪであるから。
高位パスリクエストΦバスビジィ検知ゲート２３の出力
は「Ｈ」である。従って、このときバスリクエスト制御
回路１からＢＳＲＱが出されると。
は「Ｈ」である。従って、このときバスリクエスト制御
回路１からＢＳＲＱが出されると。
バスグラント検知ゲート２２はオ／となり「ＨＪを出力
する。このｒＨＪレベルをＢＧＮＴ信号としてバスリク
エスト制御回路１に返し、これを受けてバスリクエスト
制御回路１はバス支配権を確立し、バスに対し信号の送
出等の動作を行う。
する。このｒＨＪレベルをＢＧＮＴ信号としてバスリク
エスト制御回路１に返し、これを受けてバスリクエスト
制御回路１はバス支配権を確立し、バスに対し信号の送
出等の動作を行う。
バスグラント検知ゲート２２の出力は、インバータ２４
を介して、バス制御信号設定盤１２の端子ａ１に接続さ
れているので、この信号＊Ｂ Ｓ ＲＱｌが、第２優先
以下のバスマスター１０−２以下のバス制御信号設定盤
１２の端子ａ１に接続されることになり、従って、第２
優先順位以下のバスマスターの高位バスリクエスト・バ
スビジイ検知ゲート２３には少くとも１つのｒＬＪ入力
があることになり、ゲート２３の出力はｒＬＪとなり、
バスグラント検知ゲート２２はｒＬＪとなる。従つて第
２優先頚位以下のバスリクエスト制御回路にはｒＬＪの
ＢＧＮＴが返されることとなシ、バスの使用が禁止され
る。また、マスター１〜ｎのうち１つマスターがバスを
占有すると、ＢＵＳＹがｒＨＪとなシ、ゲート２３への
入力＊ＢＵＳＹがｒＬＪとなり、他のマスターがバスに
アクセスするのを防止する。
を介して、バス制御信号設定盤１２の端子ａ１に接続さ
れているので、この信号＊Ｂ Ｓ ＲＱｌが、第２優先
以下のバスマスター１０−２以下のバス制御信号設定盤
１２の端子ａ１に接続されることになり、従って、第２
優先順位以下のバスマスターの高位バスリクエスト・バ
スビジイ検知ゲート２３には少くとも１つのｒＬＪ入力
があることになり、ゲート２３の出力はｒＬＪとなり、
バスグラント検知ゲート２２はｒＬＪとなる。従つて第
２優先頚位以下のバスリクエスト制御回路にはｒＬＪの
ＢＧＮＴが返されることとなシ、バスの使用が禁止され
る。また、マスター１〜ｎのうち１つマスターがバスを
占有すると、ＢＵＳＹがｒＨＪとなシ、ゲート２３への
入力＊ＢＵＳＹがｒＬＪとなり、他のマスターがバスに
アクセスするのを防止する。
第２優先項位のバスマスター１０−２が選択されるのは
、結局、第１優先順位のバスマスター１０−１からの＊
Ｂ８ＲＱ１が入力されていなく。
、結局、第１優先順位のバスマスター１０−１からの＊
Ｂ８ＲＱ１が入力されていなく。
かつ＊ＢＵ８Ｙが入力されていないときのみとなる０
同様に、第３優先ｊ＠位のマスター３が選択されるのは
、第１優先順位及び第２優先順位のバスマスター１０−
１．１０−２がそれぞれ共に選択されていなく、かつ＊
ＢＵ８Ｙがないときとなる。
、第１優先順位及び第２優先順位のバスマスター１０−
１．１０−２がそれぞれ共に選択されていなく、かつ＊
ＢＵ８Ｙがないときとなる。
以上のように、バス制御信号設定盤１２の端子ａ１〜ａ
ｎ−，と端子す、−ｗ ｂｎ−、の接続状態によって、
そのバスマスターの優先順位が決まるので、逆に。
ｎ−，と端子す、−ｗ ｂｎ−、の接続状態によって、
そのバスマスターの優先順位が決まるので、逆に。
この接続状態を変えることにより、きわめて容易に、バ
スマスターの優先順位を変更できることが明らかである
。
スマスターの優先順位を変更できることが明らかである
。
なお２以上に述べた動作は、クロックＢＣＬＫＫ従って
行なわれることはいうまでもない。
行なわれることはいうまでもない。
〔発明の効果〕
以上のように、この発明では、自分より上位のバスリク
エスト信号（ＢＳＲＱ）をパラレルに各パスマスターに
入力しているので、この信号の遅延時間はマスター１段
分でアシ、従来のシリアル方式の１／ＩＮとなってバス
優先順位決定時間の高速化が可能となる。またＢＧＮＴ
信号は、バス、スター内部で検出するため、バス上の制
御信号は。
エスト信号（ＢＳＲＱ）をパラレルに各パスマスターに
入力しているので、この信号の遅延時間はマスター１段
分でアシ、従来のシリアル方式の１／ＩＮとなってバス
優先順位決定時間の高速化が可能となる。またＢＧＮＴ
信号は、バス、スター内部で検出するため、バス上の制
御信号は。
ＢＳＲＱのみとなシバス制御信号の低減ができる。
さらに、バス制御信号設定盤の端子の接続を変更するの
みで、きわめて容易にバス優先順位の変更が可能である
。
みで、きわめて容易にバス優先順位の変更が可能である
。
第１図は、この発明の原理を示すブロック図。
第２図は、この発明の１実施例を示す図。
第３図、第４図は、従来例を示す図でおる。
１〜ｎ・・・バスリクエスト制御回路。
１０−１〜１０−ｎ ・・・バスーｒｘター。
１１・・・バス制御信号設定装置。
１２・・・バス制御信号設定盤。
２２・・・バスグラント検知ゲート。
２３・・・高位バスリクエスト・バスビジイ検知ゲート
。 ２４・・・インバータ。
。 ２４・・・インバータ。
Claims (1)
- 【特許請求の範囲】 シリアル形バス優先順位決定回路において、各バスマス
ター内にバス制御信号設定盤（１２）と、高位バスリク
エスト・バスビジイ検知ゲート手段（２３）と、 バスグラント検知ゲート手段（２２）と、 インバータ（２４）を具備し、 前記バス制御信号設定盤（１２）に自分より上位のバス
マスターのリクエストによる信号をパラレルに入力する
とともにバスグラント信号を前記バスグラント検知ゲー
ト手段（２２）により検知するようにしたことを特徴と
する シリアル形バス優先順位決定回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61221010A JPH0789347B2 (ja) | 1986-09-19 | 1986-09-19 | バス優先順位決定回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61221010A JPH0789347B2 (ja) | 1986-09-19 | 1986-09-19 | バス優先順位決定回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6375959A true JPS6375959A (ja) | 1988-04-06 |
| JPH0789347B2 JPH0789347B2 (ja) | 1995-09-27 |
Family
ID=16760061
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61221010A Expired - Fee Related JPH0789347B2 (ja) | 1986-09-19 | 1986-09-19 | バス優先順位決定回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0789347B2 (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5998232A (ja) * | 1982-11-26 | 1984-06-06 | Mitsubishi Electric Corp | デ−タバスの優先度制御方式 |
| JPS6132162A (ja) * | 1984-07-24 | 1986-02-14 | Fuji Photo Film Co Ltd | 情報転送の競合防止回路 |
-
1986
- 1986-09-19 JP JP61221010A patent/JPH0789347B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5998232A (ja) * | 1982-11-26 | 1984-06-06 | Mitsubishi Electric Corp | デ−タバスの優先度制御方式 |
| JPS6132162A (ja) * | 1984-07-24 | 1986-02-14 | Fuji Photo Film Co Ltd | 情報転送の競合防止回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0789347B2 (ja) | 1995-09-27 |
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Legal Events
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