JPS6376047A - マイクロプロセツサのモ−ド切替回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 木発明け、マイクロプロセッサ番でテスト回路及びテス
トモード切替回路が内蔵され九マイクロプロセッサのモ
ード切替回路におりて、モード切替こ のための端子数の増加＆解決するため、マイクロプロセ
ッサに入力されるリセット信号の長短によって、端子の
増加なくマイクロプロセッサのモード切替が行なえるよ
うにしたものである。

〔産業上の利用分野〕

本発明は、マイクロプロセッサのモード切替回路に関す
るもので、特にマイクロプロセッサにテスト回路及び、
テストモード切替回路が内蔵されて偽るマイクロプロセ
ッサのモード切替回路に関するものである。

〔従来の技術〕

第４図は従来のマイクロプロセッサのモード切替回路の
構成を示す図である。

第４図において、４１けテスト回路、４２はテストモー
ド切替専用回路、４３１−ｊマイクロプロセッサ、４４
けテストモード切替信号入力端子をそれぞれ示している
。

従来のマイクロプロセッサのモード切替回路は、！４図
のテストモード切替専用回路を用−た例にド切替専用回
路４２を接続することにより、通常動作からテスト動作
へのモード切替を行なうものであった。

〔発明が解決しようとする問題点〕

しかしながら、従来のマイクロプロセッサのモード切替
回路は、マイクロプロセッサに新たにテストモード切替
専用端子を増設するため、その分端子数が増加すること
になり、マイクロプロセッサを含むパッケージが増大す
るという欠点があった。

従って本発明は、かかる問題点を改善したマイクロプロ
セッサのモード切替回路を提供することを目的とするも
のである。

〔問題点を解決するための手段〕

第１図は本発明の原理構成図である。

同図におりて、１はクロック信号とリセット信号を入力
とする計数手段であって、２は肢計数手段Ｃ１１の出力
信号と、紋リセット信号を入力とするテストモード信号
発生手段である。

一般にマイクロプロセッサ等におりでは、内部レジスタ
、カウンタ等を初期クリアするためのリセット信号が用
いられている。このリセット信号は上記の目的のために
、初期状襲におりて一定の長ざを有する信号としてマイ
クロプロセッサに入力される。

本発明はこの点に着目し、テスト時には上記のりセット
信号を初期クリアのために定められた所定のリセット信
号の長ざと異なる長さの信号として、マイクロプロセッ
サに入力することにより入力端子数を増加せずにテスト
モード或ｔ、ｑＦｉ、通常モードの切替を行なわせるも
のである。

すなわち、本発明によるマイクロプロセッサのモード切
替回路は、マイクロプロセッサのリセット端子から入力
されるリセット信号の長さを計数する計数手段ｌと、該
計数手段１が予じめ定められたリセット信号の長さを超
える長さを検出した時に、テストモード信号を発生させ
るテストモード信号発生手段２とから構成されてｂる。

〔作用〕

本発明は以上の如く構成されるものであり、本発明によ
るマイクロプロセッサのモード切替回路は、リセット膚
信号がマイクロプロセッサの入力端子から入力されると
、計数手段１はこのリセット信号の長さを計数し、マイ
クロプロセッサの内部回路の初期クリアを行なうのに要
する時間を超える長さであることが該計数手段ｌによっ
て検出されたときに、テストモード信号売主手段２によ
り、テストモード信号が発生する。

〔実施例〕

以下、本発明の１実施例を第２図、第３図を参照しつつ
詳細に説明する。

第２図は本発明の１実施例を示す図である。

第３図は本発明の１実施例の動作タイミングを説明する
タイムチャートである。

尚第２図において、第１図と同一符号は同一対象物を示
す。

同図にシｂて、２１はカウンタクリアパルス発生００路
、２２けクリア付ｎビットタイマ回路、２３は同期用シ
フトレジスタ、２４はインバータ、２５けフリツプフロ
ツプ回路をそれぞれ示す。

ル また、クリア付のピットタイマ回路２２け、この実施例
では、所定の長さのリセット信号に対して長い時間でオ
ーバー７０−信号を出力するようなピット数ｎに設定さ
れている。

以下、Ｈ３図１ａ）の動作タイムチャートを用りて、通
常モードの場合の動作を説明する。

カウンタクリアパルス発生回路２１け複数のインバータ
とナンド素子により構成されており、該カウンタクリア
パルス発生回路２１によりＦ３図人に示−を如＜ハイレ
ベルから一旦クーレベルとなり、クリア付ｎビットタイ
マ回路２２に入力され期クリアすなわちゼロクリアされ
る。

次りでクリア付ｎビットタイマ回路２２すなわちｎ段の
７リツプ７０ダブ回路２２ａ〜２２ｎがクロック信号を
カウントアツプし、リセット信号がクリア付ｎビットタ
イマ回路２２に入力されてからｎクコツクカウントされ
た時点で、オーバー７ａ−信号が出力される−　（第３
図Ｂ）。リセット信号はクロック信号と共に同期用シフ
トレジスタ２３にも入力され、計量期用シフトレジスタ
２３内のフリツプフロツプ回路２３ａ　　により、クロ
ック信号と同期化されたリセット信号が出力これるｔ（
第３図Ｃ）。マイクロプロセッサのリセット信号入力端
子から入力され走リセット信号９が、上記クリア付ｎビ
ットタイマ回路２２によって設定され九時開（オーバー
フ−−）に達しな偽うちに、クロック信号によって同期
化きれたリセット信号が立下がるような長さのリセット
信号であると、フリ、ラフコツ１回路２５ａセットされ
ず、通常モードを示す信号Ｃ第３図Ｅ）が出力される。

また同期用シフトレジスタ２３内の７リツプ７０ツブ回
路２３ｂにより％第３図Ｃの信号を１クロック分遅らせ
て（第３図Ｄ）インバータ２４で始信号が出力され、通
常動作が開始される。

次に第３図ｒｂｌ動作タイムチャートを用すてテストモ
ードへの切替動作について説明する。

前述と同様に、リセット信号が入力されると、リセット
パルス発生回路２１及びり１７ア付ｎピットタイマ回路
２２を介してオーバーフロー信号（信号Ｂ）が出力され
、マイクロプロセッサのリセット端子から入力されるリ
セット信号の長さに同期した信号Ｃが、同期用シフトレ
ジスタ２３内の７リツプ７０ツブ回路２３ａにより出力
される。

この時上記マイクロプロセッサのリセット端子から入力
された１１セット信号が、設定された時間（オーバーフ
ロー）を超えて立下がるような長さのリセット信号であ
ると、フリ、１クロック回路２５はセット信号を出力し
Ｃ第３図（ｂｌの波形Ｅ）テストモードへと切替わシ、
以下前述と同様の手順でマイクロブロセ、すの動作開始
信号（第３図（ｂｌの波形Ｆ）が出力され、テストモー
ド動作が開始される。

また、本実施例においては、計数手段としてカウンタ（
タイマ）回路を用いた例を説明したが、計数手段として
１シ嘗ツトマルチバイプレータを用−ることも可能であ
る。

〔発明の効果〕

本発明は以上説明し六ように、マイクロプロセッサのモ
ード切替回路がマイクロプロセッサのリセット端子から
入力されるリセット信号の長短により、モードが切替わ
るよう構成されている。

このため、端子の増加によるパッケージの増大を行なわ
ずして、マイクロプロセッサのモード切替を行なうこと
が可能となる＠

【図面の簡単な説明】

第１図は本発明の原理構成図、 第２図は本発明の１実施例を示（図、 第３図は本発明の１実施例の動作タイミング図であり （ａｔは通常モードの場合の動作タイミングチャートを
示し ｆｂｌはテストモードの場合の動作タイミングチャート
を示す。 第４図は従来のマイクロプロセッサのモード切替回路の
構成を示す図である。 図において、 １・・・計数手段、２・・・テストモード信号発生手段
、２１・・・カウンタクリアパルス発生手段、２２・・
・クリア付ｎビットタイ！回路、２３・・・同期用シフ
トレジスタ、４１・・・テスト回路、４２・・・テスト
モード切替専用回路、４３・・・マイクロプロセッサ、
４４・・・テストモード切替信号入力端子。 ゛　　、４−〕 −７／′ ヘ　−に ４３．マイ７０アロ亡ツザ 従来のマイ７０７００ゼヴ゛リ−の七−ド乞広窄１円路
才にきｄコ浄　４　菌

Claims (1)

【特許請求の範囲】
1. マイクロプロセッサのモード切替回路において、上記マ
   イクロプロセッサは、予じめ定められた長さのリセット
   信号をリセット端子に入力することにより、内部回路の
   初期クリアを行なう機能を備え、テスト時には、前記リ
   セット信号の長さを上記予じめ定められたリセット信号
   の長さとは異なる長さの信号として上記リセット端子に
   入力し、上記モード切替回路は該リセット信号の長さを
   計数する計数手段（１）と、該計数手段（１）が、上記
   予じめ定められたリセット信号の長さと異なる長さを検
   出した時にテストモード信号を発生する、テストモード
   信号発生手段（２）とから構成されることを特徴とする
   マイクロプロセッサのモード切替回路。