JPH0634242B2 - マイクロプロセツサのモ−ド切替回路 - Google Patents

Description

【発明の詳細な説明】 〔概要〕 本発明は、マイクロプロセッサにテスト回路及び、テス
トモード切替回路が内蔵されたマイクロプロセッサのモ
ード切替回路において、モード切替のための端子数の増
加を解決するため、マイクロプロセッサに入力されるリ
セット信号の長短によって、端子の増加なくマイクロプ
ロセッサのモード切替が行なえるようにしたものであ
る。

〔産業上の利用分野〕

本発明は、マイクロプロセッサのモード切替回路に関す
るもので、特にマイクロプロセッサにテスト回路及び、
テストモード切替回路が内蔵されているマイクロプロセ
ッサのモード切替回路に関するものである。

〔従来の技術〕

第４図は従来のマイクロプロセッサのモード切替回路の
構成を示す図である。

第４図において、４１はテスト回路、４２はテストモー
ド切替専用回路、４３はマイクロプロセッサ、４４はテ
ストモード切替信号入力端子をそれぞれ示している。

従来のマイクロプロセッサのモード切替回路は、第４図
のテストモード切替専用回路を用いた例に示す如く、マ
イクロプロセッサ４３にテストモード切替信号入力端子
４４を設け、該端子にテストモード切替専用回路４２を
接続することにより、通常動作からテスト動作へのモー
ド切替を行なうものであった。

〔発明が解決しようとする問題点〕

しかしながら、従来のマイクロプロセッサのモード切替
回路は、マイクロプロセッサに新たにテストモード切替
専用端子を増設するため、その分端子数が増加すること
になり、マイクロプロセッサを含むパッケージが増大す
るという欠点があった。

従って本発明は、かかる問題点を改善したマイクロプロ
セッサのモード切替回路を提供することを目的とするも
のである。

〔問題点を解決するための手段〕

第１図は本発明の原理構成図である。

同図において、１はクロック信号とリセット信号を入力
とする計数手段であって、２は該計数手段(1)の出力信
号と、該リセット信号を入力とするテストモード信号発
生手段である。

一般にマイクロプロセッサ等においては、内部レジス
タ、カウンタ等を初期クリアするためのリセット信号が
用いられている。このリセット信号は上記の目的のため
に、初期状態において一定の長さを有する信号としてマ
イクロプロセッサに入力される。

本発明はこの点に着目し、テスト時には上記のリセット
信号を初期クリアのために定められた所定のリセット信
号の長さと異なる長さの信号として、マイクロプロセッ
サに入力することにより入力端子数を増加せずにテスト
モード或いは、通常モードの切替を行なわせるものであ
る。

すなわち、本発明によるマイクロプロセッサのモード切
替回路は、マイクロプロセッサのリセット端子から入力
されるリセット信号の長さを計数する計数手段１と、該
計数手段１が予じめ定められたリセット信号の長さを超
える長さを検出した時に、テストモード信号を発生させ
るテストモード信号発生手段２とから構成されている。

〔作用〕

本発明は以上の如く構成されるものであり、本発明によ
るマイクロプロセッサのモード切替回路は、リセット信
号がマイクロプロセッサの入力端子から入力されると、
計数手段１はこのリセット信号の長さを計数し、マイク
ロプロセッサの内部回路の初期クリアを行なうのに要す
る時間を超える長さであることが該計数手段１によって
検出されたときに、テストモード信号発生手段２により
テストモード信号が発生する。

〔実施例〕

以下、本発明の１実施例を第２図、第３図を参照しつつ
詳細に説明する。

第２図は本発明の１実施例を示す図である。

第３図は本発明の１実施例の動作のタイミングを説明す
るタイムチャートである。

尚第２図において、第１図と同一符号は同一対象物を示
す。

同図において、２１はカウンタクリアパルス発生回路、
２２はクリア付ｎビットタイマ回路、２３は同期用シフ
トレジスタ、２４はインバータ、２５はフリップフロッ
プ回路をそれぞれ示す。

また、クリア付ｎビットタイマ回路２２は、この実施例
では、所定の長さのリセット信号に対して長い時間でオ
ーバーフロー信号を出力するようなビット数ｎに設定さ
れている。

以下、第３図(a)の動作タイムチャートを用いて、通常
モードの場合の動作を説明する。

カウンタクリアパルス発生回路２１は複数のインバータ
とナンド素子により構成されており、該カウンタクリア
パルス発生回路２１により第３図Ａに示す如くハイレベ
ルから一旦ローレベルとなり、クリア付ｎビットタイマ
回路２２に入力される連続するクロック信号を次々にカ
ウントアップする複数のフリップフロップ回路23a〜23n
が初期クリアすなわちゼロクリアされる。

次いでクリア付ｎビットタイマ回路２２すなわちｎ段の
フリップフロップ回路22a〜22nがクロック信号をカウン
トアップし、リセット信号がクリア付ｎビットタイマ回
路２２に入力されてからｎクロックカウントされた時点
で、オーバーフロー信号が出力される（第３図Ｂ）。リ
セット信号はクロック信号と共に同期用シフトレジスタ
２３にも入力され、該同期用シフトレジスタ２３内のフ
リップフロップ回路23aにより、クロック信号と同期化
されたリセット信号が出力される（第３図Ｃ）。マイク
ロプロセッサのリセット信号入力端子から入力されたリ
セット信号９が、上記クリア付ｎビットタイマ回路２２
によって設定された時間（オーバーフロー）に達しない
うちに、クロック信号によって同期化されたリセット信
号が立下がるような長さのリセット信号であると、フリ
ップフロップ回路２５はセットされず、通常モードを示
す信号（第３図Ｅ）が出力される。

また同期用シフトレジスタ２３内のフリップフロップ回
路２３ｂにより、第３図Ｃの信号を１クロック分遅らせ
て（第３図Ｄ）インバータ２４で反転させることによ
り、第３図Ｆに示す如くハイレベルが出力され、マイク
ロプロセッサの動作開始信号が出力され、通常動作が開
始される。

次に第３図(b)動作タイムチャートを用いてテストモー
ドへの切替動作について説明する。

前述と同様に、リセット信号が入力されると、カウンタ
クリアパルス発生回路２１及びクリア付ｎビットタイマ
回路２２を介してオーバーでフロー信号（信号Ｂ）が出
力され、マイクロプロセッサのリセット端子から入力さ
れるリセット信号の長さに同期した信号Ｃが、同期用シ
フトレジスタ２３内のフリップフロップ回路２３ａによ
り出力される。

この時上記マイクロプロセッサのリセット端子から入力
されたリセット信号が、設定された時間（オーバーフロ
ー）を超えて立下がるような長さのリセット信号である
と、フリップフロップ回路２５はセット信号を出力し
（第３図(b)の波形Ｅ）テストモードへと切替わり、以
下前述と同様の手順でマイクロプロセッサの動作開始信
号（第３図(b)の波形Ｆ）が出力され、テストモード動
作が開始される。

また、本実施例においては、計数手段としてカウンタ
（タイマ）回路を用いた例を説明したが、計数手段とし
て１ショットマルチバイブレータを用いることも可能で
ある。

〔発明の効果〕

本発明は以上説明したように、マイクロプロセッサのモ
ード切替回路がマイクロプロセッサのリセット端子から
入力されるリセット信号の長短により、モードが切替わ
るよう構成されている。

このため、端子の増加によるパッケージの増大を行なわ
ずして、マイクロプロセッサのモード切替を行なうこと
が可能となる。

【図面の簡単な説明】

第１図は本発明の原理構成図、 第２図は本発明の１実施例を示す図、 第３図は本発明の１実施例の動作タイミング図であり、 (a)は通常モードの場合の動作タイミングチャートを示
し、 (b)はテストモードの場合の動作タイミングチャートを
示す、 第４図は従来のマイクロプロセッサのモード切替回路の
構成を示す図である。 図において、 １……計数手段、２……テストモード信号発生手段、２
１……カウンタクリアパルス発生手段、２２……クリア
付ｎビットタイマ回路、２３……同期用シフトレジス
タ、４１……テスト回路、４２……テストモード切替専
用回路、４３……マイクロプロセッサ、４４……テスト
モード切替信号入力端子。

Claims (1)

【特許請求の範囲】
1. 【請求項１】マイクロプロセッサのモード切替回路にお
   いて、上記マイクロプロセッサは、予じめ定められた長
   さのリセット信号をリセット端子に入力することによ
   り、内部回路の初期クリアを行なう機能を備え、テスト
   時には、前記リセット信号の長さを上記予じめ定められ
   たリセット信号の長さとは異なる長さの信号として上記
   リセット端子に入力し、上記モード切替回路は該リセッ
   ト信号の長さを計数する計数手段(1)と、該計数手段(1)
   が、上記予じめ定められたリセット信号の長さと異なる
   長さを検出した時にテストモード信号を発生する、テス
   トモード信号発生手段(2)とから構成されることを特徴
   とするマイクロプロセッサのモード切替回路。