JPS6376185A

JPS6376185A - デユアルポ−ト半導体メモリ

Info

Publication number: JPS6376185A
Application number: JP61219383A
Authority: JP
Inventors: Shigeru Hirahata; 茂平畠; Noboru Kojima; 昇小島; Takaaki Matono; 孝明的野; Himio Nakagawa; 一三夫中川; Masahito Sugiyama; 雅人杉山
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1986-09-19
Filing date: 1986-09-19
Publication date: 1988-04-06
Anticipated expiration: 2010-02-08
Also published as: JPH0711916B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明はメモリ装置に係り、特に、ランダムアクセスと
シリアルアクセスが可能なデュアルポート半導体メモリ
に関する。

〔従来の技術〕

ランダムアクセスとシリアルアクセスが可能な半導体メ
モリの従来例として、例えば特公昭５９−２６０３１号
公報に記載されているように、うンダムデータ入力端子
、ランダムデータ出力端子、シリアルデータ入力端子、
シリアルデータ出力端子と４種類のデータ入出力端子を
備えた半導体メモリがある。しかし、この例では、前記
４種類のデータ入出力端子とメモリセルアレイとのデー
タ授受のタイミングについては何ら配慮されておらず、
機能的にはすぐれているものの実現性に欠けるものであ
った。

また、特開昭５９−１３１９７９号公報に記載されたデ
ュアルポート半導体メモリでも、シリアルデータ入力と
シリアルデータ出力とのタイミングが示されているもの
の、シリアルデータ入力とシリアルデータ出力とを同時
に連続的に実施した場合のタイミングについては配慮さ
れていなかった。

こうしたデュアルポート半導体メモリの応用分野は、デ
ィスプレイに表示する文字図形データを蓄積する表示メ
モリや、ディジタルテレビやディジタルＶＴＲといった
画像メモリにあると考えられ、シリアルデータを連続的
に入力または出力する事は重要な必要機能となる。この
点、実際に製品化されたデュアルポート半導体メモリで
は、例えば（株）日立製作所製半導体メモリＨＭ５３４
６１、ＨＭ５３４６２のようにシリアル出力が連続的に
実施できるまで進んだものの、シリアルデータの連続入
力は依然不可能な状況にある。

〔発明が解決しようとする問題点〕

上記従来技術においては、シリアルデータの連続入出力
に対する配慮が十分でなく、たとえば画像の記憶などと
言った画像メモリとしての応用には前記のような問題が
あった。

本発明は、こうした従来技術の欠点をなくし、表示メモ
リと画像メモリの両方の応用分野に適用可能なデュアル
ポート半導体メモリを提供することを目的とする。

〔問題点を解決するための手段〕

上記目的を達成するために、本発明は、行と列とのマト
リクス状のメモリセルアレイと、前記メモリセルアレイ
の任意のアドレスとデータを入出力するための第１の入
出力端子と、前記メモリセルアレイの複数のアドレスの
データをシリアルに入出力するための第２の入出力端子
とを備えたデュアルポート半導体メモリにおいて、第１
の入出力端子よりデータを入力して上記メモリセルアレ
イへ並列データとして出力するシリアルパラレル変換手
段と、入力データを前記シリアルパラレル変換手段へ入
力するためのシリアル人力クロック信号を入力するクロ
ック入力手段と、上記メモリセルアレイの任意のアドレ
スとデータ授受を行うがシリアルパラレル変換手段から
並列データを入力するかを選択する選択信号を入力する
選択信号入力手段と、上記シリアル人力クロック信号と
上記選択信号とを入力して上記シリアルパラレル変換手
段の変換動作を実施するための制御信号と前記変換動作
の周期に応じて上記メモリセルアレイへの並列データの
書き込みを行わせるための制御信号とを発生するデータ
入出力制御手段とを設け、上記第１の入出力端子から連
続的なシリアルデータの入力を可能とする構成によって
達成される。

これにより従来のランダムアクセス入出力端子からシリ
アルデータの入力も可能となり、一方の入出力端子から
シリアルデータ入力を、もう一方の端子からシリアルデ
ータ出力を連続的に実施することが可能となり、従来の
表示用メモリとしての使い方のほかに画像メモリとして
の用途にも対応できるデュアルポート半導体メモリを提
供できる。

〔作　用〕

シリアルデータの入力時には、第１のデータ入出力端子
からのデータ入力をシリアルパラレル変換手段に記憶す
るようにする。さらに、上記シリアルパラレル変換手段
での変換動作が完了するとメモリセルアレイへの並列デ
ータの書き込みを実施し、その書き込み動作の間に入力
されるシリアルデータも記憶するためにシリアルデータ
の連続入力が可能となる。また１選択信号によって、メ
モリセルアレイと第１の入出力端子が直接データを授受
するか、または、メモリセルアレイがシリアルパラレル
変換手段からデータを転送するかを制御できるので１表
示メモリとしてランダムアクセスポートとシリアルアク
セスポートとを組合わせて使うことも、画像メモリとし
てシリアルアクセス入力ポートとシリアクセル出力ポー
トとの組み合わせで使うこともできる。

〔実施例〕

以下、本発明の実施例を図面を用いて説明する。

第１図は本発明によるデュアルポート半導体メモリの一
実施例を示すブロック図、第２図は第１図に示すデュア
ルポート半導体メモリの主要な動作モードの説明図であ
る。

第１図において、１は１チツプ化したデュアルポート半
導体メモリ、２はデータ入出力（Ｄ、〜ｏ　３　）端子
、３はシリアルデータ出力端子３の出力状態をハイイン
ピーダンス状態にするためのシリアル出力イネーブル（
ＳＯＥ）端子、５はデータ入出力端子２からシリアルデ
ータを入力するための入力クロック（ＳＩＣ：）端子、
６はシリアルデータを出力するための出力クロック（Ｓ
Ｃ）端子、７はアドレス入力（Ａ、〜Ａ、）端子、８は
ロウ（行）アドレスストローブ（ＲＡＳ）端子、９はコ
ラム（列）アドレスストローブ（ＣＡＳ）端子、１０は
後述するメモリセルアレイとのデータ転送を選択するた
めの選択入力（ＳＥＬ）端子、１１はデータ入出力端子
からの出力をイネーブルにしたりシリアルデータの入力
をイネーブルにするデータイネーブル（ＤＥ）端子、１
２はランダムデータの入出力やシリアルデータの入出力
のためのデータ転送の入出力を制御するライトイネーブ
ル（ＷＥ）端子、１３はシリアルデータの入出力のため
のデータ転送を外部回路に知らせるリクエスト（ＲＥＱ
）端子である。また、１４はダイナミック形のメモリセ
ルアレイ、１５はシリアルパラレル変換回路、１６はシ
リアルパラレル変換回路で変換された並列データを一時
記憶する入力バッファレジスタ回路、１７はメモリセル
アレイ１４の列方向の任意の位置とデータ入出力端子２
とのデータ授受のための入出力選択バッファ回路、１８
はメモリセルアレイ１４から読み出された並列データを
一時記憶する出力バッファレジスタ回路、１９はパラレ
ルシリアル変換回路、２０はデータ入出力制御回路、２
１はメモリセルアレイ１４のデコーダ回路である。

メモリセルアレイ１４は、ｎ行と４ｍＸＫ列（Ｋ、ｍ、
ｎは自然数）の構成のセルアレイ配置を持つ。第２図の
動作モードに従って第１図の各動作モードの概要を説明
する。

また、第７図、第８図、第９図、第１０図、第１１図お
よび第１２図は本発明の実施例の主要モードの信号タイ
ミング図である。

なお、説明の簡単化のために、一部の端子名を記号名で
代表させる。

ランダム入力動作時には、アドレス入力端子７からのア
ドレス入力とＲＡＳ８及びＣＡＳ９によってアドレスを
指定し、データ入出力端子２から入力されるデータを入
出力選択バッファ回路１７を経てメモリセルアレイ１４
の指定されたアドレスに記憶する。データ入出力制御回
路２０は、アドレス入力、ＲＡＳ、ＣＡＳのほか、ＳＥ
ＬやＷ正を入力し、デコーダ回路２１にメモリセルアレ
イ２１を選択するための信号や入出力選択バッファ回路
１７を選択するための信号を出力する。

ランダム出力動作時には、第７図（１）〜（３）に示す
ように、アドレス入力端子７からのアドレス入力へ〇〜
Ａ、とＲＡＳ及びζ１によってアドレスに行Ω列を指定
し、メモリセルアレイ１４の指定されたアドレスから読
み出されたデータを入出力選択バッファ回路１７を経て
データ入出力端子２に出力する。

ランダム入力動作時と同様に、データ入呂力制御回路２
０は、前記アドレス入力、ＲＡＳ、ＣＡ丁のほか、第７
図の（４）、（５）に示すＳＥＬやマＥを入力し、デコ
ーダ回路２１にメモリセルアレイ２１を選択するための
信号や入出力選択バッファ回路１７を選択するための信
号を出力する。

また、第７図（６）、（７）に示すように、ＤＥの入力
によって、入出力選択バッファ回路１７からの出力をハ
イインピーダンス状態に設定することも可能である。

入出力選択バッファ回路１７は、データ入出力端子２が
４ビット並列であることから、４ｍビットの中から４ビ
ツトを選択する機能を持っている。

また、デコーダ回路２１はメモリセルアレイ１４の列方
向の選択する機能を持っている。

また、デコーダ回路２１はメモリセルアレイ１４の列方
向の選択と、列方向に対するブロック指定をするための
選択信号を出力する。アドレス入力端子７が９ビツトの
入力であるから、ＲＡＳ及びビτ１で指定できるアドレ
スは２”’（＝　２６２１４４）種類となる。このアド
レスもしくはこれ以下のアドレスがメモリセルアレイ１
４の行列構成ｎ　Ｘ　ｍ　Ｘ　Ｋに相当する。

シリアル出力動作時には、第９図に示すようにパラレル
シリアル変換回路１９で同図（２）、（４）に示すよう
にＳＣ端子６から入力されるＳＣによって並列データを
シリアルデータに変換してデータ出力端子３に出力する
。データ出力端子３の出力は、（３）、（４）に示すよ
うにＳＯＥ端子４に入力するＳＯＥによって、データ出
力状態がハイインピーダンス状態かを指定できる。パラ
レルシリアル変換回路１９にて並列データの変換動作が
完了すると、データ入出力制御回路２０からの制御信号
によって、出力バッファレジスタ回路１８に格納されて
いた新しい並列データをパラレルシリアル変換回路１９
に転送する。

この結果、出力バッファレジスタ回路１９は空データの
状態となり、メモリセルアレイ１４からの並列データを
要求する状態、すなわちＲＥＱ端子１３に転送要求信号
を出力する。この様子を第９図（１）に示す、すなわち
、データ出力端子３から列の最後のデータ（ｍ）が出力
されると、次には出力バッファレジスタ１８から新しい
行の並列データのうち列の最初のデータ（１）が出力さ
れる。

この時点で、ＲＥＱ端子１３に転送要求信号を出力する
。

メモリセルアレイ１４から、出カバソファレジスタ回路
１８とパラレルシリアル変換回路１９とデータ転送する
転送動作時の信号タイミング図を第８図に示す。同動作
モードは、ランダム出力動作モード時と比べて同図（４
）に示したＳＥＬのレベルが異なることと、データ入出
力端子２が関係しない点が異っている。

第８図（１）〜（５）に示すように、アドレス入力、可
ＡＳ、ビＡＳ、ＳＥＬ、そしてＷｌをデータ入出力制御
回路２ｏに入力することでシリアルデータ出力のための
並列データ転送動作を制御する。

ｋ行α列のアドレスを入力すると１行アドレスｋを取り
込むためのＲＡＳが入力されてメモリセルアレイ１４か
らデータが読み出された時点で、出力バッファレジスタ
回路１−８への転送要求が（６）の点線のようにクリア
される。また、読み出されたデータは、（４）に示す様
にＲＡＳが立ち上がる前にＳＥＬを立ち上げる事によっ
て、パラレルシリアル変換回路１９に転送することがで
き、同図（７）、（９）に示すように、続くＳＣによっ
て列アドレスで指定したアドレスＱのデータからシリア
ルに出力することができる。

以上述べた４つの動作モードは、ＳＥＬとＲＥＱに関す
る点を除くと、従来例である前記半導体メモリＨＭ５３
４６１とよく一致した動作である。

もちろん、第１図に示す端子構成で従来例と同様シリア
ルデータ出力端子３をシリアルデータ入力端子として機
能させることも可能である。この時の具体的な構成につ
いては、本発明の本質ではないため省略するが、後述す
るシリアルパラレル変換回路１５と入力バッファレジス
タ回路１６の構成から容易に類推できるであろう。

次に、本発明の特徴であるデータ入出力端子２からのシ
リアルデータ入力について説明する。

シリアル入力動作時には、第２図に示すように。

データ入出力端子２から入力されるシリアルデータをＳ
ＩＣ端子に入力するＳＩＣによって取り込む。この時、
万１の入力によって、シリアルデータの入力、を禁止す
ることも可能である。この動作モード時のタイミング図
を第１０図に示す。

同図（４）のようにデータ入出力端子２に入力されるシ
リアルデータは、（２）のＳＩＣによってシリアルパラ
レル変換回路１５では、シリアルデータを並列データに
変換を完了した時点、すなわち、列の最後に対応するデ
ータ（ｍ）が入力されると。

データ入出力制御回路２０からの制御信号によつて、並
列データを入力バッファレジスタ回路１６に転送する。

この結果、シリアルパラレル変換回路１５は空データの
状態となり、次のＳＩＣで新しい行の並列データのうち
列の最初のデータ（１）を入力することができる。逆に
、転送された側の入力バッファレジスタ回路１６では、
メモリセルアレイ１４への並列データを転送できる状態
となり、データ入出力制御回路２０によって、第１０図
（１）のようにＲＥＱ端子１３に転送要求信号を出力す
る。

また、同図（３）のように下１によってデータ（ｍ−２
）を入力禁止の状態にすることもできる。

シリアル入力されたデータの転送動作は、第２図に示す
ようにシリアル出力のデータ転送動作とＷＥの入力が異
なるだけである。第１１図にこの時の信号タイミング図
を示すが、前述の第８図と同様に、データ入出力制御回
路２０が、シリアルパラレル変換回路１５．入力バッフ
ァレジスタ回路１６．メモリセルアレイ１４と転送動作
を制御して、新しい行列アドレスからのシリアルデータ
の入力を可能とする。この場合にも、（４）に示すよう
にＲＡＳが立ち上がる前にＳＥＬを立ち上げることによ
って、（８）の列データ（１）までを直前の行アドレス
に転送することができ、続＜ＳＩＣによって列アドレス
で指定したアドレス２のデータからシリアルに入力する
ことができる。

第２図で示した動作モードのうち最後となった連続転送
モードについての信号タイミング図を第１２図に示す。

この動作時は、メモリセルアレイ１４と入力バッファレ
ジスタ回路１６または出力バッファレジスタ回路１８と
のデータ転送が行なわれ、データ入出力制御回路２０か
ら出力される行アドレスは内部ラッチされた値が次々と
更新して使用され。

ＲＡＳとＣＡＳとＳＥＬだけで実施できる。同図（９）
のＳＩＣによって１列データ（ｍ）が入力されると、（
６）のＲＥＱが出力される。この状態でＳＥＬとＧＡＳ
をローレベルにしてＲＡＳを下げると、入力バッファレ
ジスタ回路１６に入力された並列データがメモリセルア
レイ１４へ転送される。

また、同図（７）に示すＳｃによって、（８）に示すシ
リアルデータ出力端子３に列データ（１）が出力される
と、（６）に示すようにＲＥＱが出力される。この状態
でＳＥＬとてＡＳをローレベルにしてＲＡＳを下げると
、メモリセルアレイ１４がら並列データが読み出され出
力バッファレジスタ回路１８に転送される。こうしてＲ
ＥＱが出方されたらＳＥＬとＣＡＳをローレベルにして
ＲＡＳを下げると行アドレスを更新しながら次々とシリ
アルデータを入出力することができ、連続的なシリアル
データの入力と出力とを同時に動作させることができる
。

メモリセルアレイ１４は、スタティック形のメモリセル
でも良いが、少ないチップ面積で大容量を実現するため
ダイナミック形のメモリセルを用いたとして構成するダ
イナミック形のメモリセルを用いると、記憶内容を定期
的に再書き込みする。

いわゆるリフレッシュ動作が必要であるが、リフレッシ
ュのためのリフレッシュアドレスもデータ入出力制御回
路２０が発生する。−例として。

ＲＥＱが出力されていない状態で、ＳＥＬとＣＡＳとを
ローレベルにしてＲＡＳを下げるとリフレッシュ動作と
することができ、この場合も行アドレスの更新は自動的
に内部で実施される。また、アドレスを与えてＲＡＳの
み与える。いわゆるＲＡＳオンリイリフレッシュ動作も
、第２図の各入力端子条件と競合しないため実施できる
ことも自明である。

さらに、ランダムアクセスポートについては。

従来のダイナミックＲＡＭが持っているようなページモ
ード入出力やスタテックカラム入出力などの高速アクセ
スモードを実現可能とすることもできることは言うまで
もない。

さらにまた、第１図のシリアルパラレル変換回路１５と
入力バッファレジスタ回路１６とは、連続的なシリアル
データを並列データに変換するためのパイプライン構成
の変換回路となっているが。

とくにこの構成に限った訳ではなく、シリアルパラレル
変換回路１５に相当する回路を２系統持って交互にメモ
リセルアレイ１４へのデータ転送を実施するようにして
も良い、また、シリアルデータの出力側も同様である。

このように、第１図の構成とすることによって、デュア
ルポート半導体メモリ１がランダムアクセスポートとシ
リアルアクセスポートの組み合わせと、シリアルアクセ
ス入力ポートとシリアルアクセス出力ポートとの組み合
わせを同時に兼ね備えた新しい機能を備えることとなり
１表示用のメモリとしてまた画像処理用のメモリとして
種々の技術分野に広く応用できる。

次に、第１図のデュアルポート半導体メモリ１における
データ入出力制御回路をさらに詳細に説明する。

第３図はデータ入出力制御回路の詳細ブロック図、第４
図は第３図の一部詳細ブロック図である。

第３図において、第１図と同一機能の回路ブロックには
同一記号を記しである。また同図において、２２はＲＡ
ＳまたはＣＡＳを基準としてタイミング信号を発生する
タイミング発生回路、２３はランダムアクセス時のアド
レス入力をＲＡＳ及びτπ１で記憶するアドレスラッチ
回路、２４はリフレッシュアドレスを記憶するリフレッ
シュアドレスカウンタ、２５はシリアルデータ入力のた
めのアドレスを記憶するライトアドレスカウンタ、２６
はシリアルデータ出力のためのアドレスを記憶するリー
ドアドレスカウンタ、２７はデコーダ回路２１へ供給す
るアドレスを選択するアドレスセレクタ、２８はライト
アドレスカウンタ２５及びリードアドレスカウンタ２６
が発生する転送パルスによって転送要求信号を発生する
リクエスト制御回路、２９はランダムアクセスデータ出
力時の出力バッファを制御するための信号を発生する出
力バッファ制御回路である。

第３図において、タイミング発生回路２２、アドレスラ
ッチ回路２３．リフレッシュアドレスカウンタ２４、ア
ドレスセレクタ２７、及び、出力バッファ制御回路２９
については、従来のデュアルポート半導体メモリでも類
似の構成を持っているため当該技術者にとって自明であ
ろう。そこでこれら以外のブロックについて１構成例を
第４図を用いて説明する。なお、タイミング発生回路２
２は回路ブロックと制御信号が増加した分だけ回路規模
が大きくなることになるが、基本的にはＲＡＳを基準と
したパルス信号発生回路とＣＡＳを基準としたパルス信
号発生回路であることには変わりない。

また、第６図はシリアル連続入出力時のタイミングの一
例を示すタイミング図である。

第４図において、第３図と同一機能の回路ブロックには
同一記号を記しである。また、タイミング発生回路２２
からのＲＡＳを基準としたパルス信号をＲ１−Ｒ４，Ｃ
ＡＳを基準としたパルス信号をＣ１〜Ｃ１とし、逆にタ
イミング発生回路２２に入力するパルスを８１〜Ｓ、と
する。同図において、ライトアドレスカウンタ２５は、
パルス信号Ｒ工（第６図Ｔ３）の入力時のアドレス入力
を初期値とするカウンタ３０と、続くパルス信号Ｃ工の
入力時のアドレス入力を初期値とするカウンタ３１゜３
２と、これらのカウンタの出力値を記憶するためのアド
レスラッチ３３と、アドレスラッチ３３へのアドレス記
憶をシリアルパラレル変換動作の毎に行う場合と新しい
データ転送アドレスが入力された場合との両方で行なわ
せるためのＯＲ回路３４から構成される。カウンタ３１
はＳＩＣのｍ分周のカウンタであり、頂度、第１図のシ
リアルパラレル変換回路１５の変換動作が完了する度毎
（第６図Ｔ、、Ｔ１．）にパルス信号Ｓ１をタイミング
発生回路２２に出力し、第１図の入カバソファレジスタ
回路１６への並列データ転送を行う。アドレスラッチ３
３は、シリアルデータ入力の転送サイクルでメモリセル
アレイ１４が指定された行アドレスへ並列データを書き
込む場合に、シリアルパラレル変換回路１５で次の周期
まで書き込みが遅れるのをアドレス側で補正するための
ものであり、この（第６図（３）ＲＫ、ＲＫ◆１．・・
・）アドレスは連続転送モード時用いられる。

また、リードアドレスカウンタ２６は、パルス信号Ｒ，
（第６図Ｔ、）の入力時のアドレス入力を初期値とする
カウンタ３５と、続くパルス信号Ｃ２の入力時のアドレ
ス入力を特徴とする特許ンタ３６，３７から構成される
。カウンタ３６はＳＣのｍ分周のカウンタであり、頂底
、第１図のパラレルシリアル変換回路１９の変換動作が
完了する度毎（第６図Ｔ１１．）に、パルス信号Ｓ２を
タイミング回路２２に出力し、第１図の出力バッファレ
ジスタ回路１８からパラレル変換回路１９への並列デー
タ転送を行う、カウンタ３５とカウンタ３７の出力は第
３図のアドレスセレクタ２７へ入力され、第２図の連続
転送モードでシリアルにデータ出力する場合のアドレス
（第６図（１０）Ｒｊｓ　ＲＡ÷、、　ＲＡ＋２ｔ・・
・）として用いられる。

リクエスト制御回路２８では、ライトアドレスカウンタ
２５から発生するシリアルパラレル変換動作の完了した
時点を示すパルス信号Ｓ工（第６図Ｔ１１Ｔ１゜）によ
ってセットされるセットリセット形フリップフロップ３
８と、リードアドレスカウンタ２６から同様の時点で発
生するパルス信号Ｓ２（第６図Ｔよ。）とリードアドレ
スカウンタ２６の初期化時に発生するパルス信号Ｃ２と
をＯＲ回路３９で合成し、このＯＲ回路３９の出力でセ
ットされるセットリセット（ＳＲ）形フリップフロップ
４０とが、メモリセルアレイ１４に対する転送要求信号
を記憶する。記憶された転送要求信号は、ＯＲ回路４１
によって合成され、ＲＡＳがローレベル期間出力しない
ようにパルス信号Ｒ３（第６図（４）のＲＡＳ）でゲー
トするＡＮＤ回路４２を経て第６図（９）に示すように
ＲＥＱ端子１３に出力される。

こうして記憶された転送要求信号は、第２図の動作モー
ドのうち連続転送で示した動作時のみ発生するパルス信
号Ｃ２に同期して、それぞれＤ形フリップフロップ４３
．４４に記憶され、続くπＡＳの動作を確定すべくパル
ス信号Ｓ３．Ｓ４としてタイミング発生回路２２に供給
される。パルス信号Ｓ、、Ｓ、に従ってπア〕によって
実行されるメモリセルアレイ１４への動作は以下の通り
である。

（１）　　Ｔｓ　”　Ｏ、Ｔ４　”　Ｏ・・・リフレッ
シュ動作（第６図Ｔ、）（２）　　Ｔ３＝１．Ｔ、＝Ｏ・・・ライト連続転送動
作（第６図Ｔ　−＝　Ｔ　ｓ　、Ｔ　１ａ　）（３）　
　Ｔ３＝Ｏ，Ｔ、＝１　　リード連続転送動作（４）　
　Ｔ、＝１．Ｔ、＝１　　（第６図Ｔ、、Ｔ□□）この
時のＲＡＳ入力に応じてパルス信号Ｒ４が発生し、ＡＮ
Ｄ回路４６によってリード連続転送動作が、ＡＮＤ回路
４８によってライト連続転送動作が実施されたことを判
断して、それぞれの転送要求信号を記憶しているＲ３形
フリップフロップ４０．３８をリセットすることとなる
。これら連続転送以外でも、メモリセルアレイ１４と並
列データを授受する時に発生する上述のパルス信号Ｒ１
，Ｒ，によっても転送要求信号が解消されるように、Ｏ
Ｒ回路４７でパルス信号Ｒ□をＯＲ回路４９でパルス信
号Ｒ２をそれぞれ合成してＲ５形フリップフロップ３８
．４０のリセット端子に供給する。

以上、第３図、第４図を用いて、特にシリアルデータの
連続入力と連続出力時の動作を重点的に説明したように
、データ入出力制御回路２０は問題なく動作する。

次に、第１図のシリアルパラレル変換回路１５、入力バ
ッファレジスタ回路１６．入出力選択バッファ回路１７
の４ｍビット幅の並列データ処理のうちの１ビツトに関
する詳細な回路構成の一例を説明する。

第５図はデータ入出力部の詳細な回路構成図であって、
５０はデータ入出力制御回路２０より供給されるアドレ
スをデコードするデコーダ、５１゜５２．５３は１ビツ
トラツチ、５４は１ビツトシフトレジスタ、５５〜６０
はトランファゲート、６１〜６３はＮＯＲ回路である。

また、トランスファゲート５５〜６０とＮＯＲ回路回路
６１〜６３を共通に制御する信号をφ、〜φ５とし、外
部端子から入力される信号への論理処理の少ないものに
は、外部端子そのままの記号、ＳＩＣ，ＤＥ。

Ｄ０〜Ｄ、を記しである。

第５図の動作を第６図のタイミング図を参照して説明す
る。デコーダ５０は前記第１図の入出力選択バッファ回
路１７におけるｍビットの選択デコーダと、シリアルパ
ラレル変換回路１５の変換動作の初期値を与えるデコー
ダを兼ねている。

例えば、第７図に示したようなランダムアクセスを実施
した場合で、デコーダ５０にτπ］によって入力された
アドレスの一部が供給され、第５図に示すように２なる
端子にデコーダ出力が呪われたとする。この時、φ、が
ＣＡＳによってローレベルになり、ＮＯＲ回路６１の出
力がハイレベルとなってトランスファゲート６０が閉じ
られる。

この時、φ２はローレベル、φ６はハイレベルのままで
、ＳＩＣも入力されることが無いため、シリアルパラレ
ル変換回路１５と入力バッファレジスタ回路１６は非動
作状態とされる。トランスファゲート６０の一方はメモ
リセルアレイ１４に含まれるセンスアンプ回路に接続さ
れ、もう１方はＤｏに接続されているため、トランスフ
ァゲート６０と同列の８個のトランスファゲートも閉じ
られ、メモリセルアレイ１４の指定された行列アドレス
とＤ０〜Ｄ３間でデータ授受可能な状態となる。

Ｄ、Ｄ０間には差動のレベルセンス回路と差動の駆動回
路が接続されてデータ入出力端子と結合されており、デ
ータ読み出し時にはメモリセルアレイ１４のセンスアン
プ回路からり、Ｄ、を経由して差動のレベルセンス回路
へ、またデータ書き込み時には駆動回路からり、　Ｄ、
を経由してメモリセルアレイ１４のセンスアンプ回路お
よびメモリセルにそれぞれデータを転送する。同じＱビ
ットに対応する他のＤ□〜Ｄ、についても同様の動作と
なる。

もちろん、この時Ｑビットを除いたデコーダ５０に接続
された他のトランスファゲートは開状態のままである。

次に、第６図（２）のようにＳＩＣが入力されている場
合には、１ビツトシフトレジスタ５４がｍビット配置さ
れている内の唯１ビットのみがハイレベルとなりそれを
伝達する。シフトレジスタとなり、ＳＩＣに同期してロ
ーレベルとなるφ、によってアクティブ状態（ローレベ
ル）がＮＯＲ回路６２によってトランスファゲート５７
に伝達される。ＮＯＲ回路６２によってり、とＤｌｌの
データは１ビツトラツチ５２に伝達される。同列の５ビ
ツトのラッチもＮＯＲ回路６２によってデータ転送され
、こうして、５ｍビットの同列配置の１ビツトラツチの
うち指定された５ビツトのみにデータ転送が実施され、
シフトレジスタとラッチ回路とによってシリアルパラレ
ル変換が実現される。

こうして記録されたシリアルデータは、例えば第６図Ｔ
、で示されるＳＥＬ信号の立ち上がりや第６図Ｔｓ、Ｔ
１２で示されるシリアルパラレル変換の終３時にハイレ
ベルとなるφ、によってトランスファゲート５８を経て
入力バッファレジスタ回路１６内の１ビツトラツチ５３
へ転送される。

さらに、メモリセルアレイ１４へのデータ転送時（第６
図Ｔ、、　Ｔ、、　Ｔ、、　Ｔ工、）には、ＮＯＲ回路
６３によって入力データＤ０〜Ｄ３に対応した下Ｅの値
を記憶した１ビツトレジスタからの出力とφ６とのＮＯ
Ｒがとられ、ＤＥがアクティブだった時のみトランスフ
ァゲート５９が閉状態となって、１ビツトラツチ５３の
記憶されたデータがメモリセルアレイ１４へ転送される
。

この時、トランスファゲート５９と同列にある８ｍ個の
トランスファゲートはＤＥに対応して８偏量時に開また
は閉状態となるため、第１０図（３）で示したように特
定のビットのみ入力を禁止することができる。

φ□はＴ、に続＜ＣＡＳによってタイミング発生回路２
２で発生するパルスでデコーダ５０の出力をトランスフ
ァゲート５５によって１ビツトラツチ５１へ転送する。

また、φ３は第６図（７）のＳＥＬの立ち上がりＴ４で
発生するパルスでシリアルデータ入力のための新しいア
ドレスをシリアルパラレル変換のシフトレジスタ回路（
第５図シフトレジスタ５４相当回路ｍ個で構成される）
に、トランスファゲート５６を経て設定する機能を持つ
。

以上、第５図、第６図を用いて詳細に述べたように、デ
ータ入出力端子２からメモリセルアレイ１４に連続的な
データ入力を実施することができる。

なお、第５図ではシフトレジスタ回路とラッチ回路とで
シリアルパラレル変換を実現したが、本発明は前記した
ように連続的なシリアルデータの入力および出力が実現
できるため、特にｍビットの途中のデータから入出力す
る必要が無い場合には、単純シフトレジスタでシリアル
パラレル変換を実施させても良い。

次に、アドレス入力Ａ０〜Ａ８の場合の具体的なｍの値
について考察する。

前述のデュアルポート半導体メモリＨＭ５３４６１では
、シリアルデータ出力部のパラレルシリアル変換部の容
量は４Ｘ２５６ビツトである。

このＨＭ５３４６１はメモリ容量が２５６にビットであ
り、これがアドレス入力９本すなわち１Ｍビット容量の
場合、行と列がそれぞれ倍の容量になり、パラレルシリ
アル変換部の容量は４×５１２ビツトとなる。本発明で
は、シリアル入力部に２重のデータラッチ回路を、また
シリアル出力部に２重のデータラッチ回路を持っている
ため、データラッチ回路のｍは１２８　（５１２÷４）
ビットとなる。この場合、たとえ、シリアルデータを２
０ｎＳで入力または出力しても、メモリセルアレイ１４
へのアクセスは１２８ｔＬ３あたり１回の頻度となり実
用上全く問題ない、また、ｍを１２８ビツト以下の６４
ビツトにしても動作可能であり、この場合パラレルシリ
アル変換部に要するチップ面積を小さくできる。

また、メモリ容量として１Ｍビットを例示したが、これ
に限るものではない。

〔発明の効果〕

以上説明したように、本発明によれば、ランダムアクセ
スポートとシリアルアクセスポートとの組み合わせ、ま
たは、シリアルデータの入力および出力の可能な２組の
シリアルアクセスポートの組み合わせとの新しい機能が
実現できるので、表示メモリとしての応用と画像メモリ
としての応用の両分野に適用できる新規かつ優れた機能
のデュアルポート半導体メモリを提供することができる
。

【図面の簡単な説明】

第１図は本発明によるデュアルポート半導体メモリの一
実施例を示すブロック図、第２図は第１図の主要な動作
モードの説明図、第３図はデータ入出力制御回路の詳細
ブロック図、第４図は第３図の一部詳細ブロック図、第
５図はデータ入出力部の詳細な回路構成図、第６図はシ
リアル連続入力時のタイミングの一例を示すタイミング
図、第７図、第８図、第９図、第１０図、第１１図およ
び第１２図は本発明の実施例の主要モードの信号タイミ
ング図である。１・・・デュアルポート半導体メモリ、１４・・・メモ
リセルアレイ、１５・・・シリアルパラレル変換回路、
１６・・・入力バッファレジスタ回路、１７・・・入出
力選択バッファ回路、１８・・・出カバソファレジスタ
回路、１９・・・パラレルシリアル変換回路。２０・・・データ入出力制御回路、２１・・・デコーダ
回路。 −−−−，−−−ｊ第　３　図第　５（２］ −〜　　　−三　　　日　　　三　　Ｅ　　　　２　　
　　二　　ュ　　　ミ　　　な第　７図第　８閉第９図 ′ｍ−ｌＱ　図第７１図＋＋＋　　　’？　Ｄ、　　　ａ　ン　　ｌ　　（１ン
　　　／、　（７！　ン　　、・　（］噌°ｆ）　／−
へへ＋′−ｃｍｃｒ２

Claims

【特許請求の範囲】

１、データを記憶保持するメモリセルアレイと、該メモ
リセルアレイの任意のアドレスとデータを入出力するた
めの第１の入出力端子と、該メモリセルアレイの複数の
アドレスのデータをシリアルに入出力するための第２の
入出力端子とを備えたデュアルポート半導体メモリにお
いて、前記第１の入出力端子と接続され、シリアルに入
力するデータを記憶し前記メモリセルアレイへ周期的に
並列データを出力するシリアルパラレル変換手段と、前
記第１の入出力端子からの入力データを前記シリアルパ
ラレル変換手段へ入力するためのシリアル入力クロック
信号を入力するクロック入力手段と、上記メモリセルア
レイと上記第１の入出力端子とのデータ授受を行うか、
上記シリアルパラレル変換手段からの並列データを上記
メモリセルアレイへ記憶するかを選択するための選択信
号を入力する選択信号入力手段と、上記クロック入力手
段からのシリアル入力クロック信号と前記選択信号入力
手段からの選択信号とを入力し前記シリアルパラレル変
換手段の変換動作を実施するための制御信号と前記変換
動作の周期に応じて上記メモリセルアレイへの並列デー
タの書き込みを行わせるための制御信号とを発生するデ
ータ入出力制御手段とを設け、上記第１の入出力端子か
ら連続的なシリアルデータの入力を可能としたことを特
徴とするデュアルポート半導体メモリ。