JPH03216888A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH03216888A JPH03216888A JP2011496A JP1149690A JPH03216888A JP H03216888 A JPH03216888 A JP H03216888A JP 2011496 A JP2011496 A JP 2011496A JP 1149690 A JP1149690 A JP 1149690A JP H03216888 A JPH03216888 A JP H03216888A
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
Ｃ産業上の利用分野］
この発明は半導体記憶装置に関し、特に、複数のメモリ
セルアレイを有し、複数ビット単位でアクセス可能な半
導体記憶装置に関する。より特定的には、ランダムにア
クセスすることのできるランダム・アクセス・メモリポ
ートと、シリアルにのみアクセスすることのできるシリ
アル・アクセス・メモリポートを有する画像データ処理
用途に用いられるマルチ・ポート・メモリに関する。
セルアレイを有し、複数ビット単位でアクセス可能な半
導体記憶装置に関する。より特定的には、ランダムにア
クセスすることのできるランダム・アクセス・メモリポ
ートと、シリアルにのみアクセスすることのできるシリ
アル・アクセス・メモリポートを有する画像データ処理
用途に用いられるマルチ・ポート・メモリに関する。
Ｃ従来の技術］
画像情報処理分野等においては、処理すべきまたは処理
された画像情報をＣＲＴ （陰極線管）ディスプレイに
表示することが行なわれる。この場合、１フレームの画
像情報を格納するフレームバッファと呼ばれるメモリが
用いられることが多い。
された画像情報をＣＲＴ （陰極線管）ディスプレイに
表示することが行なわれる。この場合、１フレームの画
像情報を格納するフレームバッファと呼ばれるメモリが
用いられることが多い。
このフレームバッファに通常のダイナミック・ランダム
・アクセス・メモリ（ＤＲＡＭ）を用いた場合、ＣＲＴ
ディスプレイの画面に表示するためのビデオ信号を作成
するためには表示期間中、常に、ＤＲＡＭからデータを
読出す必要がある。
・アクセス・メモリ（ＤＲＡＭ）を用いた場合、ＣＲＴ
ディスプレイの画面に表示するためのビデオ信号を作成
するためには表示期間中、常に、ＤＲＡＭからデータを
読出す必要がある。
通常のＤＲＡＭは、１メモリサイクルはリードサイクル
かまたはライトサイクルのいずれかに規定されている。
かまたはライトサイクルのいずれかに規定されている。
したがって、この表示期間中は画像データに演算処理を
施す演算処理装置（Ｃ Ｐ Ｕ）はＤＲＡＭへアクセス
することができず、ＣＰＵのフレームバッファへのアク
セス期間は水平または垂直の帰線期間中の表示期間外に
限定される。
施す演算処理装置（Ｃ Ｐ Ｕ）はＤＲＡＭへアクセス
することができず、ＣＰＵのフレームバッファへのアク
セス期間は水平または垂直の帰線期間中の表示期間外に
限定される。
この結果、ＣＰＵの待ち時間が多くなり、プログラムの
実行速度が遅くなる。
実行速度が遅くなる。
このような通常のＤＲＡＭをフレームバッファとして用
いた場合の欠点を克服するために、デュアル・ポートＲ
ＡＭと呼ばれるメモリが画像処理用のビデオＲＡＭとし
て広く用いられてきている。
いた場合の欠点を克服するために、デュアル・ポートＲ
ＡＭと呼ばれるメモリが画像処理用のビデオＲＡＭとし
て広く用いられてきている。
このデュアル・ポー｝ＲＡＭは、ＣＰＵからランダムに
アクセスすることのできる入出力ボートと、表示データ
をＣＲＴディスプレイ・コントローラの制御の下にシリ
アルに読出してＣＲＴディスプレイへ与えるためのシリ
アル入出力ボートとを有している。このデュアル・ポー
トＲＡＭにおいては、ＲＡＭポート（ランダム・アクセ
ス可能なメモリ部分）からＳＡＭポート（シリアル・ア
クセスのみ可能なメモリ部分）へ１行分（１水平走査分
のデータに対応）のデータを転送すれば、表示期間中は
ＳＡＭボートから表示データが読出され、一方その間、
ＲＡＭボートへはＣＰＵがアクセスすることができる。
アクセスすることのできる入出力ボートと、表示データ
をＣＲＴディスプレイ・コントローラの制御の下にシリ
アルに読出してＣＲＴディスプレイへ与えるためのシリ
アル入出力ボートとを有している。このデュアル・ポー
トＲＡＭにおいては、ＲＡＭポート（ランダム・アクセ
ス可能なメモリ部分）からＳＡＭポート（シリアル・ア
クセスのみ可能なメモリ部分）へ１行分（１水平走査分
のデータに対応）のデータを転送すれば、表示期間中は
ＳＡＭボートから表示データが読出され、一方その間、
ＲＡＭボートへはＣＰＵがアクセスすることができる。
これによりＣＰＵの待ち時間が短縮され、プログラムの
実行速度が速くなる。また、ＳＡＭポートにおいては、
この転送された１行分のデータがシリアルに読出される
ため、ＳＡＭポートにおけるアクセスタイムはＲＡＭポ
ートの約４分の１ないし５分の１となり、高速で画像の
表示を行なうことが可能となる。
実行速度が速くなる。また、ＳＡＭポートにおいては、
この転送された１行分のデータがシリアルに読出される
ため、ＳＡＭポートにおけるアクセスタイムはＲＡＭポ
ートの約４分の１ないし５分の１となり、高速で画像の
表示を行なうことが可能となる。
第８図に従来のたとえば２５６Ｋワード×４ビット構成
のデュアル・ポートＲＡＭの全体の構成を概略的に示す
。第８図を参照して、従来のデュアル・ポートＲＡＭは
、４つのメモリセルアレイ１００ａ，１００ｂ．１００
ｃおよび１００ｄを含む。メモリセルアレイ１００ａ〜
１００ｄの各々は、明確には示さないが、Ｍ行Ｎ列（た
とえば５１２行５１２列）のマトリクス状に配列された
複数のメモリセル（たとえば２５６Ｋビット）を備える
。
のデュアル・ポートＲＡＭの全体の構成を概略的に示す
。第８図を参照して、従来のデュアル・ポートＲＡＭは
、４つのメモリセルアレイ１００ａ，１００ｂ．１００
ｃおよび１００ｄを含む。メモリセルアレイ１００ａ〜
１００ｄの各々は、明確には示さないが、Ｍ行Ｎ列（た
とえば５１２行５１２列）のマトリクス状に配列された
複数のメモリセル（たとえば２５６Ｋビット）を備える
。
メモリセルアレイ１００ａ〜１００ｄヘランダムにアク
セスするために、外部から与えられるアドレス信号ＡＯ
〜Ａ８を受けて内部アドレス信号を発生するアドレスバ
ッファ１と、メモリセルアレイ１００ａ〜１００ｄの各
々に対応して設けられ、アドレスバッファ１からの内部
行アドレス信号に応答して対応のメモリセルアレイの行
を選択するロウ・デコーダ５ａ，５ｂ，５ｃおよび５ｄ
と、メモリセルアレイ１００ａ〜ＩＣｌＯｄの各々に対
応して設けられ、アドレスバツファ１からの内部列アド
レス信号に応答して対応のメモリセルアレイの列（ビッ
ト線）を選択する信号を発生するカラム・デコーダ６ａ
．６ｂ，６ｃおよび６ｄと、メモリセルアレイ１００ａ
〜１００ｄの各々に対応して設けられ、対応のカラム・
デコーダからの列選択信号に応答して、対応のメモリセ
ルアレイの選択された列をＲＡＭ人出力バツファ２へ接
続するＩ／Ｏゲート７ａ，７ｂ，７ｃおよび７ｄを含む
。
セスするために、外部から与えられるアドレス信号ＡＯ
〜Ａ８を受けて内部アドレス信号を発生するアドレスバ
ッファ１と、メモリセルアレイ１００ａ〜１００ｄの各
々に対応して設けられ、アドレスバッファ１からの内部
行アドレス信号に応答して対応のメモリセルアレイの行
を選択するロウ・デコーダ５ａ，５ｂ，５ｃおよび５ｄ
と、メモリセルアレイ１００ａ〜ＩＣｌＯｄの各々に対
応して設けられ、アドレスバツファ１からの内部列アド
レス信号に応答して対応のメモリセルアレイの列（ビッ
ト線）を選択する信号を発生するカラム・デコーダ６ａ
．６ｂ，６ｃおよび６ｄと、メモリセルアレイ１００ａ
〜１００ｄの各々に対応して設けられ、対応のカラム・
デコーダからの列選択信号に応答して、対応のメモリセ
ルアレイの選択された列をＲＡＭ人出力バツファ２へ接
続するＩ／Ｏゲート７ａ，７ｂ，７ｃおよび７ｄを含む
。
ＲＡＭ人出力バッファ２は、データ入出力端子ＤＱａ，
ＤＱｂ，ＤＱｃおよびＤＱｄに接続される。アドレスバ
ツファ１は、外部から行アドレス信号と列アドレス信号
とを時分割的に受け、所定のタイミングで内部行アドレ
ス信号および内部列アドレス信号を発生する。ＲＡＭ入
出力ノ＜・ソファ２は、データ書込モード時には、デー
タ入出力端子ＤＱａ〜ＤＱａへ与えられたデータをバ・
ソファしてＩ／Ｏゲート７ａ〜７ｄの各々へ与える。
ＤＱｂ，ＤＱｃおよびＤＱｄに接続される。アドレスバ
ツファ１は、外部から行アドレス信号と列アドレス信号
とを時分割的に受け、所定のタイミングで内部行アドレ
ス信号および内部列アドレス信号を発生する。ＲＡＭ入
出力ノ＜・ソファ２は、データ書込モード時には、デー
タ入出力端子ＤＱａ〜ＤＱａへ与えられたデータをバ・
ソファしてＩ／Ｏゲート７ａ〜７ｄの各々へ与える。
方、データ読出モード時においては、ＲＡＭ人出カバツ
ファ２は、Ｉ／Ｏゲート７ａ〜７ｄを介して伝達された
データ信号をバツファ処理してデータ入出力端子ＤＱａ
−ＤＱｄへそれぞれ伝達する。
ファ２は、Ｉ／Ｏゲート７ａ〜７ｄを介して伝達された
データ信号をバツファ処理してデータ入出力端子ＤＱａ
−ＤＱｄへそれぞれ伝達する。
したがって、この第８図に示す構成においては、この半
導体記憶装置は４ビット単位でデータの入出力が可能で
あり、メモリセルアレイ１００ａ〜１００ｄの各々がこ
のデータピットをそれぞれ１ビットずつ格納する。
導体記憶装置は４ビット単位でデータの入出力が可能で
あり、メモリセルアレイ１００ａ〜１００ｄの各々がこ
のデータピットをそれぞれ１ビットずつ格納する。
シリアル・アクセスを可能にするために、半導体記憶装
置はさらに、メモリセルアレイ１００ａ〜１． ０ ０
ｄの各々に対応して設けられ、対応のメモリセルアレ
イの１行分のデータ（Ｎビット）を格納する記憶容量を
有するデータ・レジスタ９ａ，９ｂ，９ｃおよび９ｄと
、メモリセルアレイとデタ・レジスタとの間に各々設け
られ、この対応のメモリセルアレイとデータ●レジスタ
との間のデータ転送経路を与える転送ゲート８ａ，８ｂ
，８Ｃおよび８ｄと、２つのデータ・レジスタに対し共
通に設けられ、ポインタ１５からの選択ク口ック信号に
応答してデータ・レジスタの対応のビットを選択する信
号を発生するセレクタ１１ａ，１ｌｂと、データ・レジ
スタ９ａ〜９ｄの各々に対応して設けられ、セレクタｌ
ｌａ，ｌｌｂからのビット選択信号に応答して、対応の
データ・レジスタの選択されたビットをＳＡＭ人出力バ
ッファ３へ接続するＳＡＭＩ／０ゲート１０ａ，１０ｂ
，１０ｃおよび１０ｄとを含む。
置はさらに、メモリセルアレイ１００ａ〜１． ０ ０
ｄの各々に対応して設けられ、対応のメモリセルアレ
イの１行分のデータ（Ｎビット）を格納する記憶容量を
有するデータ・レジスタ９ａ，９ｂ，９ｃおよび９ｄと
、メモリセルアレイとデタ・レジスタとの間に各々設け
られ、この対応のメモリセルアレイとデータ●レジスタ
との間のデータ転送経路を与える転送ゲート８ａ，８ｂ
，８Ｃおよび８ｄと、２つのデータ・レジスタに対し共
通に設けられ、ポインタ１５からの選択ク口ック信号に
応答してデータ・レジスタの対応のビットを選択する信
号を発生するセレクタ１１ａ，１ｌｂと、データ・レジ
スタ９ａ〜９ｄの各々に対応して設けられ、セレクタｌ
ｌａ，ｌｌｂからのビット選択信号に応答して、対応の
データ・レジスタの選択されたビットをＳＡＭ人出力バ
ッファ３へ接続するＳＡＭＩ／０ゲート１０ａ，１０ｂ
，１０ｃおよび１０ｄとを含む。
ポインタ１５は、アドレスバッファ１からの内部列アド
レス信号とタイミング・ジェネレータ４からのクロック
信号とに応答して、データ・レジスタ９ａ〜９ｄの対応
の列から順次シリアルにデータ・レジスタのビットを選
択する信号を発生し、セレクタｌｌａ，ｌｌｂへ与える
。ＳＡＭ人出力バッファ３は、ＳＡＭデータ入出力端子
ＳＱａ，ＳＱｂ，ＳＱｃおよびＳＱｄに接続される。−
ＳＡＭ人出力バッフ７３は並列に４ビットのデータを入
出力する。したがって、ＳＡＭＩ／０ゲート１０ａ〜１
０ｄの各々がシリアル・データの各ビットを１対１対応
で入出力する経路を与えることになる。２００は半導体
チップである。
レス信号とタイミング・ジェネレータ４からのクロック
信号とに応答して、データ・レジスタ９ａ〜９ｄの対応
の列から順次シリアルにデータ・レジスタのビットを選
択する信号を発生し、セレクタｌｌａ，ｌｌｂへ与える
。ＳＡＭ人出力バッファ３は、ＳＡＭデータ入出力端子
ＳＱａ，ＳＱｂ，ＳＱｃおよびＳＱｄに接続される。−
ＳＡＭ人出力バッフ７３は並列に４ビットのデータを入
出力する。したがって、ＳＡＭＩ／０ゲート１０ａ〜１
０ｄの各々がシリアル・データの各ビットを１対１対応
で入出力する経路を与えることになる。２００は半導体
チップである。
半導体記憶装置の内部動作タイミングを規定するために
、信号ＲＡＳ，ＣＡＳ，ＤＴ／ＯＥ，ＷＥ，ＳＣおよび
ＳＥを受け、各種内部クロックを発生するタイミングジ
エネレータ４が設けられる。
、信号ＲＡＳ，ＣＡＳ，ＤＴ／ＯＥ，ＷＥ，ＳＣおよび
ＳＥを受け、各種内部クロックを発生するタイミングジ
エネレータ４が設けられる。
信号ＲＡＳは行アドレス信号を装置内部に取込むタイミ
ングを与える信号であり、行選択系の動作タイミングを
規定する。信号ＣＡＳは、列アドレス信号を装置内部に
取込むタイミングを与える信号であり、この装置におけ
る列選択系の動作タイミングを与える。信号ＤＴ／ＯＥ
は、メモリセルアレイ１００ａ〜１００ｄと対応のデー
タ・レジスタ９ａ〜９ｄの間でデータタイミングを与え
る信号であり、この信号はこの半導体記憶装置における
出力イネーブル信号としても用いられる。
ングを与える信号であり、行選択系の動作タイミングを
規定する。信号ＣＡＳは、列アドレス信号を装置内部に
取込むタイミングを与える信号であり、この装置におけ
る列選択系の動作タイミングを与える。信号ＤＴ／ＯＥ
は、メモリセルアレイ１００ａ〜１００ｄと対応のデー
タ・レジスタ９ａ〜９ｄの間でデータタイミングを与え
る信号であり、この信号はこの半導体記憶装置における
出力イネーブル信号としても用いられる。
信号ＷＥはこの半導体記憶装置を書込モードにする信号
である。信号ＳＥは、ＳＡＭポートをイネーブル状態と
し、シリアルなデータ・アクセスを行なわせるための信
号である。信号ＳＣは、このＳＡＭポートにおけるデー
タの入出力タイミングを与える信号であり、より具体的
に言えばセレクタ１． １ ａ〜１１ｄにおけるシリア
ル選択動作タイミングを与える信号である。すなわち、
ポインタ１５は、アドレスバッファ１からの列アドレス
信号により、データ・レジスタの最初に選択されるビッ
ト位置を指定し、この指定されたビット位置から順次信
号ＳＣに応答して順次１ビットずつシフトさせてデータ
・レジスタのビットを選択する。したがって、ポインタ
１５およびセレクタ１１ａ〜ｌｌｄは、１つのシフトレ
ジスタを構成しており、信号ＳＣはこのシフトレジスタ
のシフトタイミングを与えるものと考えればよい。次に
動作について説明する。
である。信号ＳＥは、ＳＡＭポートをイネーブル状態と
し、シリアルなデータ・アクセスを行なわせるための信
号である。信号ＳＣは、このＳＡＭポートにおけるデー
タの入出力タイミングを与える信号であり、より具体的
に言えばセレクタ１． １ ａ〜１１ｄにおけるシリア
ル選択動作タイミングを与える信号である。すなわち、
ポインタ１５は、アドレスバッファ１からの列アドレス
信号により、データ・レジスタの最初に選択されるビッ
ト位置を指定し、この指定されたビット位置から順次信
号ＳＣに応答して順次１ビットずつシフトさせてデータ
・レジスタのビットを選択する。したがって、ポインタ
１５およびセレクタ１１ａ〜ｌｌｄは、１つのシフトレ
ジスタを構成しており、信号ＳＣはこのシフトレジスタ
のシフトタイミングを与えるものと考えればよい。次に
動作について説明する。
ＲＡＭボートにおけるデータの入出力は、通常のＤＲＡ
Ｍと同様に行なわれる。すなわち、アドレス信号ＡＯ〜
Ａ８か時分割的に多重化されてアドレスバッファ１へ与
えられる。このアドレスバッファ１へ与えられたアドレ
ス信号は、信号ＲＡＳ，ＣＡＳに応答してロウデコーダ
５ａ〜５ｄおよびカラム・デコーダ６ａ〜６ｂによりそ
れぞれデコードされる。これにより、メモリセルアレイ
１００ａ〜１００ｄの各々において１ビットのメモリセ
ルが選択される。データ書込指定は、制御信号ＷＥを“
Ｌ”とすることにより行なわれ、一方データ読出動作の
指定は、制御信号ＤＴ／ＯＥを“Ｌ゛とすることにより
行なわれる。データ書込動作時においては、このＲＡＭ
データ入出力端子ＤＱａ−ＤＱｄへ与えられたデータが
人出力バッファ２を介して内部データに変換された後、
このＩ／Ｏゲート７ａ〜７ｄを介して、それぞれ選択さ
れたメモリセル１へ格納される。データ読出時において
は、この選択されたメモリセルのデータかＩ／Ｏゲート
７ａ〜７ｄを介して入出力バッフ７２へ与えられ、内部
データ信号が対応の出力データ信号に変換されて、デー
タ入出力端子ＤＱａ − Ｄ Ｑ ａへそれぞれ与えら
れる。
Ｍと同様に行なわれる。すなわち、アドレス信号ＡＯ〜
Ａ８か時分割的に多重化されてアドレスバッファ１へ与
えられる。このアドレスバッファ１へ与えられたアドレ
ス信号は、信号ＲＡＳ，ＣＡＳに応答してロウデコーダ
５ａ〜５ｄおよびカラム・デコーダ６ａ〜６ｂによりそ
れぞれデコードされる。これにより、メモリセルアレイ
１００ａ〜１００ｄの各々において１ビットのメモリセ
ルが選択される。データ書込指定は、制御信号ＷＥを“
Ｌ”とすることにより行なわれ、一方データ読出動作の
指定は、制御信号ＤＴ／ＯＥを“Ｌ゛とすることにより
行なわれる。データ書込動作時においては、このＲＡＭ
データ入出力端子ＤＱａ−ＤＱｄへ与えられたデータが
人出力バッファ２を介して内部データに変換された後、
このＩ／Ｏゲート７ａ〜７ｄを介して、それぞれ選択さ
れたメモリセル１へ格納される。データ読出時において
は、この選択されたメモリセルのデータかＩ／Ｏゲート
７ａ〜７ｄを介して入出力バッフ７２へ与えられ、内部
データ信号が対応の出力データ信号に変換されて、デー
タ入出力端子ＤＱａ − Ｄ Ｑ ａへそれぞれ与えら
れる。
次に、ＳＡＭポートにおけるデータの入出力動作につい
て説明する。
て説明する。
ＳＡＭポートからのデータの読出しは、また、アドレス
信号ＡＯ〜Ａ８、信号ＲＡＳ，ＣＡＳ．ＤＴ／ＯＥ，Ｗ
Ｅの制御により、行アドレス信号が１行分のデータをメ
モリセルアレイ１００ａ〜１００ｄからそれぞれ対応の
データΦレジスタ９ａ〜９ｄへ伝送することにより行な
われる。このとき、信号ＣＡＳに応答してストローブさ
れた列信号はポインタ１５ヘロードされる。このポイン
タ１５にロードされた列アドレス信号が指定するビット
（各メモリセルアレイ１００ａ〜１００ｄから１ビット
のずつの合計４ビット）がＳＡＭ人出力バッファ３へ伝
達される最初のビットとなる。
信号ＡＯ〜Ａ８、信号ＲＡＳ，ＣＡＳ．ＤＴ／ＯＥ，Ｗ
Ｅの制御により、行アドレス信号が１行分のデータをメ
モリセルアレイ１００ａ〜１００ｄからそれぞれ対応の
データΦレジスタ９ａ〜９ｄへ伝送することにより行な
われる。このとき、信号ＣＡＳに応答してストローブさ
れた列信号はポインタ１５ヘロードされる。このポイン
タ１５にロードされた列アドレス信号が指定するビット
（各メモリセルアレイ１００ａ〜１００ｄから１ビット
のずつの合計４ビット）がＳＡＭ人出力バッファ３へ伝
達される最初のビットとなる。
この後、信号ＳＣ（シリアル会コントロール）をトグル
すると、タイミングジェネレータ４の制御の下にポイン
タ１５の内容がインクリメントされ、セレクタｌｌａ，
ｌｌｂを介してデータ・レジスタ９ａ〜９ｄの内容が順
に１ビットずつＳＡＭ人出力バッファ３へ伝達される。
すると、タイミングジェネレータ４の制御の下にポイン
タ１５の内容がインクリメントされ、セレクタｌｌａ，
ｌｌｂを介してデータ・レジスタ９ａ〜９ｄの内容が順
に１ビットずつＳＡＭ人出力バッファ３へ伝達される。
ＳＡＭメモリセル部へのデータの書込みは上述の読出動
作と逆であり、制御信号ＳＣが“Ｈ“となるたびに、Ｓ
ＡＭ人出力バッファ３へ与えられた４ビットのデータが
順次データ・レジスタ９ａ〜９ｄへそれぞれ書込まれて
いく。１行分のデータがデータ・レジスタ９ａ〜９ｄの
各々に書込まＷＥによって転送ゲー｝８ａ〜８ｄを開く
ことにより、行アドレス信号ＡＯ−Ａ８により指定され
たメモリセルアレイ１００ａ〜１００ｄの各々の行にこ
の対応のデータ・レジスタからのデータが書込まれる。
作と逆であり、制御信号ＳＣが“Ｈ“となるたびに、Ｓ
ＡＭ人出力バッファ３へ与えられた４ビットのデータが
順次データ・レジスタ９ａ〜９ｄへそれぞれ書込まれて
いく。１行分のデータがデータ・レジスタ９ａ〜９ｄの
各々に書込まＷＥによって転送ゲー｝８ａ〜８ｄを開く
ことにより、行アドレス信号ＡＯ−Ａ８により指定され
たメモリセルアレイ１００ａ〜１００ｄの各々の行にこ
の対応のデータ・レジスタからのデータが書込まれる。
ＳＡＭポートにおける動作モードが読出モードであるか
書込モードであるかは、前回実行された内部転送の方向
によって決定される。
書込モードであるかは、前回実行された内部転送の方向
によって決定される。
次に簡単にこの内部転送動作についてその動作波形図で
ある第９図および第１０図を参照して説明する。
ある第９図および第１０図を参照して説明する。
まず、第９図を参照してリード転送サイクルすなわちＲ
ＡＭポートからＳＡＭポートへのデータ転送動作につい
て説明する。データ読出サイクルにおいて、信号ＲＡＳ
を活性状態の“Ｌ”とするときに信号ＤＴ／ＯＥを“Ｌ
“、信号ＷＥを“ＨＳ信号ＳＥを任意の状態に設定する
と、メモリセルアレイ１００ａ−１００ｄにおけるデー
タ読出完了後、すなわちメモリセルアレイ１００８〜１
００ｄにおいて選択された行に接続されるメモリセルの
データかビット線（列）上に伝達されて確定された後、
信号ＤＴ／ＯＥの立上がりに応答して転送ゲート８ａ〜
８ｄが開き、このデータかデータ・レジスタ９ａ〜９ｄ
へ転送されてそこにラッチされる。
ＡＭポートからＳＡＭポートへのデータ転送動作につい
て説明する。データ読出サイクルにおいて、信号ＲＡＳ
を活性状態の“Ｌ”とするときに信号ＤＴ／ＯＥを“Ｌ
“、信号ＷＥを“ＨＳ信号ＳＥを任意の状態に設定する
と、メモリセルアレイ１００ａ−１００ｄにおけるデー
タ読出完了後、すなわちメモリセルアレイ１００８〜１
００ｄにおいて選択された行に接続されるメモリセルの
データかビット線（列）上に伝達されて確定された後、
信号ＤＴ／ＯＥの立上がりに応答して転送ゲート８ａ〜
８ｄが開き、このデータかデータ・レジスタ９ａ〜９ｄ
へ転送されてそこにラッチされる。
このデータ争レジスタリａ〜９ｄに伝送された１行の分
のデータに対しては、信号ＣＡＳに応答してアドレスバ
ッファ１にストローブされた列アドレス信号がポインタ
１５にロードされ、セレクタｌｌａ，ｌｌｂを介して、
ＳＡＭ人出力バッファ３へ出力される最初のデータ・レ
ジスタ９ａ〜９ｄのビットを指定する。
のデータに対しては、信号ＣＡＳに応答してアドレスバ
ッファ１にストローブされた列アドレス信号がポインタ
１５にロードされ、セレクタｌｌａ，ｌｌｂを介して、
ＳＡＭ人出力バッファ３へ出力される最初のデータ・レ
ジスタ９ａ〜９ｄのビットを指定する。
ＳＡＭ人出力バッファ３からのデータ読出しは、制御信
号Ｓ Ｃ／Ｓ Ｅに応答して、通常、データ・レジスタ
９ａ〜９ｄへのデータ転送完了後行なわれる。これによ
りＳＡＭデータ入出力端子ＳＱａ〜ＳＱｄにはメモリセ
ルアレイ１００ａ〜１００ｄの各々から選択された１ビ
ットのデータがそれぞれ制御信号ＳＣに応答して入出力
端子ＳＱａ〜ＳＱｄより読出される。
号Ｓ Ｃ／Ｓ Ｅに応答して、通常、データ・レジスタ
９ａ〜９ｄへのデータ転送完了後行なわれる。これによ
りＳＡＭデータ入出力端子ＳＱａ〜ＳＱｄにはメモリセ
ルアレイ１００ａ〜１００ｄの各々から選択された１ビ
ットのデータがそれぞれ制御信号ＳＣに応答して入出力
端子ＳＱａ〜ＳＱｄより読出される。
次に、第１０図を参照してＳＡＭボートからＲＡＭポー
トへのデータ転送を行なうライト転送サイクル動作につ
いて説明する。リード転送サイクルと同様のタイミング
で、信号ＲＡＳを“Ｌ＃のアクティブ状態にするときに
、信号ＷＥを“Ｌ”信号ＤＴ／ＯＥを“Ｌ″、信号ＳＥ
を“Ｌ”と設定すると、信号ＤＴ／ＯＥの立上がりに応
答して、転送ゲート８８〜８ｄが開き、データ・レジス
タ９ａ〜９ｄに書込まれた内容がメモリセルアレイ１０
０ａ〜１００ｄの選択された行へ一括して書込まれる。
トへのデータ転送を行なうライト転送サイクル動作につ
いて説明する。リード転送サイクルと同様のタイミング
で、信号ＲＡＳを“Ｌ＃のアクティブ状態にするときに
、信号ＷＥを“Ｌ”信号ＤＴ／ＯＥを“Ｌ″、信号ＳＥ
を“Ｌ”と設定すると、信号ＤＴ／ＯＥの立上がりに応
答して、転送ゲート８８〜８ｄが開き、データ・レジス
タ９ａ〜９ｄに書込まれた内容がメモリセルアレイ１０
０ａ〜１００ｄの選択された行へ一括して書込まれる。
このライト転送サイクルは、通常、ＳＡＭ人出力バッフ
ァ３からデータ争レジスタ９ａ〜９ｄへのデータ書込完
了後に行なわれる。
ァ３からデータ争レジスタ９ａ〜９ｄへのデータ書込完
了後に行なわれる。
ライト転送サイクルにおいて信号ＲＡＳが“Ｌレベルの
アクティブ状態となったときに、信号ＳＥが“Ｈ”の場
合には擬似ライト（マスクトライト）転送サイクルが行
なわれる。この擬似ライト転送サイクルにおいては、転
送ゲート８ａ〜８ｄは閉じたままであり、データ・レジ
スタ９ａ〜９ｄからメモリセルアレイ１００ａ〜１００
ｄへのデータ転送は行なわれる。この擬似ライト転送サ
イクルは、ＳＡＭポートの動作モードがその前回のサイ
クルに行なわれた内部転送サイクルにより規定されるた
め、単にＳＡＭポートを出力モードから入力モードに切
換えるために行なわれる。
アクティブ状態となったときに、信号ＳＥが“Ｈ”の場
合には擬似ライト（マスクトライト）転送サイクルが行
なわれる。この擬似ライト転送サイクルにおいては、転
送ゲート８ａ〜８ｄは閉じたままであり、データ・レジ
スタ９ａ〜９ｄからメモリセルアレイ１００ａ〜１００
ｄへのデータ転送は行なわれる。この擬似ライト転送サ
イクルは、ＳＡＭポートの動作モードがその前回のサイ
クルに行なわれた内部転送サイクルにより規定されるた
め、単にＳＡＭポートを出力モードから入力モードに切
換えるために行なわれる。
信号ＳＥが“Ｈ″の場合、ＳＡＭ人出力バッファが活性
化されておらずデータ争レジスタ９ａ〜９ｄへのデータ
書込みは行なわれない。
化されておらずデータ争レジスタ９ａ〜９ｄへのデータ
書込みは行なわれない。
［発明が解決しようとする課題〕
上述のように、従来の半導体記憶装置は、１行分のメモ
リセルデータを格納するレジスタをメモリセルアレイ対
応に設け、このデータレジスタを介してメモリセルアレ
イと外部装置とのデータ授受を行なうことにより、デー
タ読出および書込動作の高速化を図っている。
リセルデータを格納するレジスタをメモリセルアレイ対
応に設け、このデータレジスタを介してメモリセルアレ
イと外部装置とのデータ授受を行なうことにより、デー
タ読出および書込動作の高速化を図っている。
しかしながら、従来の構成においては、データ・レジス
タとメモリセルアレイとは１対１の対応関係で設けられ
ており、たとえばデータ・レジスタ９ａはメモリセルア
レイ１００ａとのみデータ転送が可能であり、他のメモ
リセルアレイとはデータ転送を行なうことができない。
タとメモリセルアレイとは１対１の対応関係で設けられ
ており、たとえばデータ・レジスタ９ａはメモリセルア
レイ１００ａとのみデータ転送が可能であり、他のメモ
リセルアレイとはデータ転送を行なうことができない。
すなわち、メモリセルアレイとＳＡＭデータ入出力端子
ＳＱａ〜ＳＱｄおよびＲＡＭデータ入出力端子ＤＱａ〜
ＤＱｄとはその対応関係が一意的に固定されている。
ＳＱａ〜ＳＱｄおよびＲＡＭデータ入出力端子ＤＱａ〜
ＤＱｄとはその対応関係が一意的に固定されている。
したがって、たとえば、メモリセルアレイ１００ａ〜１
００ｄからの各１ビットによる４ビットデータが１画素
を構成する場合を考えると、表示画像の色または濃淡を
変更する場合、外部装置を用いて画素データの組替え（
再配列）を行なう必要があり、この色または濃淡の変更
を行なうための装置構成が複雑になり、容易に色または
濃淡の変更を行なうことができないという問題が発生す
る。
００ｄからの各１ビットによる４ビットデータが１画素
を構成する場合を考えると、表示画像の色または濃淡を
変更する場合、外部装置を用いて画素データの組替え（
再配列）を行なう必要があり、この色または濃淡の変更
を行なうための装置構成が複雑になり、容易に色または
濃淡の変更を行なうことができないという問題が発生す
る。
また、たとえば画像処理用途においては、３つのメモリ
セルアレイがそれぞれＲ（赤）、Ｇ（緑）およびＢ（青
）三色に対応し、残りの１個のメモリセルアレイが未使
用領域または作業領域として用いられる構成の場合、赤
色で示される領域を緑色で表示し、赤色で表示される領
域の形状を変更したい場合、赤色に対応するメモリセル
アレイのデータを緑色に対応するアレイヘ転送し、一方
で、赤色のメモリセルアレイのデータを書換える必要か
ある。
セルアレイがそれぞれＲ（赤）、Ｇ（緑）およびＢ（青
）三色に対応し、残りの１個のメモリセルアレイが未使
用領域または作業領域として用いられる構成の場合、赤
色で示される領域を緑色で表示し、赤色で表示される領
域の形状を変更したい場合、赤色に対応するメモリセル
アレイのデータを緑色に対応するアレイヘ転送し、一方
で、赤色のメモリセルアレイのデータを書換える必要か
ある。
しかしながら、従来の半導体記憶装置においては、上述
のごとく、メモリセルアレイ間のデータ転送は直接行な
うことはできず、一旦データ・レジスタからデータを装
置外部へ読出して、たとえば作業用のバッファメモリに
格納した後、再びこノハッファメモリから所望の緑色メ
モリセルアレイへ赤色情報を書込むなどの方法によって
しか行なうことができず、メモリセルアレイ間でのデー
タ転送を高速で行なうことができず、所望の画像処理を
高速に行なうことができないという問題があった。
のごとく、メモリセルアレイ間のデータ転送は直接行な
うことはできず、一旦データ・レジスタからデータを装
置外部へ読出して、たとえば作業用のバッファメモリに
格納した後、再びこノハッファメモリから所望の緑色メ
モリセルアレイへ赤色情報を書込むなどの方法によって
しか行なうことができず、メモリセルアレイ間でのデー
タ転送を高速で行なうことができず、所望の画像処理を
高速に行なうことができないという問題があった。
それゆえ、この発明の目的は、上述の従来の半導体記憶
装置の有する欠点を除去する改良された半導体記憶装置
を提供することである。
装置の有する欠点を除去する改良された半導体記憶装置
を提供することである。
この発明の他の目的は、高速でデータ処理を行なうこと
のできる半導体記憶装置を提供することである。
のできる半導体記憶装置を提供することである。
この発明のさらに他の目的は、高速でかつ容易に柔軟な
データ処理を実現することのできる半導体記憶装置を提
供することである。
データ処理を実現することのできる半導体記憶装置を提
供することである。
この発明のさらに他の目的は、高速かつ容易に画像デー
タの処理を行なうことのできる柔軟性に富んだ高機能の
画像処理用半導体記憶装置を提供することである。
タの処理を行なうことのできる柔軟性に富んだ高機能の
画像処理用半導体記憶装置を提供することである。
［課題を解決するための手段］
この発明に係る半導体記憶装置は、複数のメモリセルア
レイに対して設けられ、１行分のメモリセルデータを格
納する記憶容量を有するレジスタ手段と、レジスタ手段
対応に設けられ、対応のレジスタ手段を少なくとも２つ
のメモリセルアレイに結合する手段とを備える。
レイに対して設けられ、１行分のメモリセルデータを格
納する記憶容量を有するレジスタ手段と、レジスタ手段
対応に設けられ、対応のレジスタ手段を少なくとも２つ
のメモリセルアレイに結合する手段とを備える。
この結合手段は、転送先指示信号に応答して、上記少な
くとも２つのメモリセルアレイのうちの１つのメモリセ
ルアレイに選択的に対応のレジスタ手段を接続し、この
接続されたレジスタ手段とメモリセルアレイとの間でデ
ータ転送を行なわせるための手段を含む。
くとも２つのメモリセルアレイのうちの１つのメモリセ
ルアレイに選択的に対応のレジスタ手段を接続し、この
接続されたレジスタ手段とメモリセルアレイとの間でデ
ータ転送を行なわせるための手段を含む。
［作用］
この発明におけるレジスタ手段は、少なくとも２つのメ
モリセルアレイに接続可能であり、接続されたメモリセ
ルアレイとの間でデータ転送を行なう。したがって、こ
の結合手段によりレジスタ手段の結合先を切換えること
により、メモリセルアレイ間でのデータ転送が可能とな
るとともに、入出力データの再配列を内部で行なうこと
が可能となる。
モリセルアレイに接続可能であり、接続されたメモリセ
ルアレイとの間でデータ転送を行なう。したがって、こ
の結合手段によりレジスタ手段の結合先を切換えること
により、メモリセルアレイ間でのデータ転送が可能とな
るとともに、入出力データの再配列を内部で行なうこと
が可能となる。
［発明の実施例コ
第１図にこの発明の一実施例である半導体記憶装置の全
体の構成を概略的に示す。この第１図に示す半導体記憶
装置は、第８図に示す半導体記憶装置の改良構成を与え
るものであり、第８図に示す半導体記憶装置の構成要素
と対応する部分には別の参照番号が付されている。第１
図において、メモリセルアレイ１００ａ〜１００ｄとデ
ータ・レジスタ９ａ〜９ｄの各々の間に設けられた転送
ゲート８ａ′〜８ｄ’の各々は、転送先指示信号φ＾，
φＢに応答してメモリセルアレイとデータ・レジスタの
接続経路を切換える転送制御トランジスタＴＩ，Ｔ２を
含む。
体の構成を概略的に示す。この第１図に示す半導体記憶
装置は、第８図に示す半導体記憶装置の改良構成を与え
るものであり、第８図に示す半導体記憶装置の構成要素
と対応する部分には別の参照番号が付されている。第１
図において、メモリセルアレイ１００ａ〜１００ｄとデ
ータ・レジスタ９ａ〜９ｄの各々の間に設けられた転送
ゲート８ａ′〜８ｄ’の各々は、転送先指示信号φ＾，
φＢに応答してメモリセルアレイとデータ・レジスタの
接続経路を切換える転送制御トランジスタＴＩ，Ｔ２を
含む。
転送制御トランジスタＴ１は、転送先指示信号φえに応
答してメモリセルアレイ１００ａ〜１００ｄをそれぞれ
データ・レジスタ９ａ〜９ｄに接続する。転送制御トラ
ンジスタＴ２は、転送先指示信号φＢに応答してメモリ
セルアレイを、隣接するメモリセルアレイに対して設け
られたデータ・レジスタに接続する。すなわち、たとえ
ばメモリセルアレイ１００ａは転送制御トランジスタＴ
２によりデータ・レジスタ９ｄに接続され、一方、メモ
リセルアレイ１００ｄは、転送制御トランジスタＴ２に
よりデータ・レジスタ９ａに接続される。同様に、メモ
リセルアレイ１００ｂおよび１００ｃはそれぞれ転送制
御トランジスタＴ２を介して、データ・レジスタ９Ｃお
よび９ｂに接続される。
答してメモリセルアレイ１００ａ〜１００ｄをそれぞれ
データ・レジスタ９ａ〜９ｄに接続する。転送制御トラ
ンジスタＴ２は、転送先指示信号φＢに応答してメモリ
セルアレイを、隣接するメモリセルアレイに対して設け
られたデータ・レジスタに接続する。すなわち、たとえ
ばメモリセルアレイ１００ａは転送制御トランジスタＴ
２によりデータ・レジスタ９ｄに接続され、一方、メモ
リセルアレイ１００ｄは、転送制御トランジスタＴ２に
よりデータ・レジスタ９ａに接続される。同様に、メモ
リセルアレイ１００ｂおよび１００ｃはそれぞれ転送制
御トランジスタＴ２を介して、データ・レジスタ９Ｃお
よび９ｂに接続される。
したがって、転送先指示信号φ，が発生された場合には
、従来と同様に、各メモリセルアレイ１００ａ〜１００
ｄと対応に設けられたデータ・レジスタ９ａ〜９ｄとの
間でのデータ転送が行なわれる。一方、転送先指示信号
φＢが発生した場合には、メモリセルアレイとデータ・
レジスタとの接続経路が切換えられデータ・レジスタの
転送相手となるメモリセルアレイが隣接メモリセルアレ
イに切換えられ、これにより入出力データの再配列を行
なうことができる。
、従来と同様に、各メモリセルアレイ１００ａ〜１００
ｄと対応に設けられたデータ・レジスタ９ａ〜９ｄとの
間でのデータ転送が行なわれる。一方、転送先指示信号
φＢが発生した場合には、メモリセルアレイとデータ・
レジスタとの接続経路が切換えられデータ・レジスタの
転送相手となるメモリセルアレイが隣接メモリセルアレ
イに切換えられ、これにより入出力データの再配列を行
なうことができる。
この場合、転送先指示信号をφ＾を立上げてリード転送
サイクルを行なってデータ拳レジスタにメモリセルアレ
イからデータを書込んだ後、今度はライト転送サイクル
を行なって転送先指示信号φ８を活性化すれば、データ
・レジスタを介してメモリセルアレイ間でのデータ交換
が実現される。
サイクルを行なってデータ拳レジスタにメモリセルアレ
イからデータを書込んだ後、今度はライト転送サイクル
を行なって転送先指示信号φ８を活性化すれば、データ
・レジスタを介してメモリセルアレイ間でのデータ交換
が実現される。
この転送制御信号φえ．φＢは、外部から与えられる転
送先指示信号ＤＳＦに応答してタイミング・ジェネレー
タ４′により発生される。この内部転送指示信号φ．，
φＢは、従来における転送制御信号と同様のタイミング
で発生され、外部からの転送先指示信号ＤＳＦに応答し
て転送制御信号φ＾，φＢのいずれか一方のみが発生さ
れる。
送先指示信号ＤＳＦに応答してタイミング・ジェネレー
タ４′により発生される。この内部転送指示信号φ．，
φＢは、従来における転送制御信号と同様のタイミング
で発生され、外部からの転送先指示信号ＤＳＦに応答し
て転送制御信号φ＾，φＢのいずれか一方のみが発生さ
れる。
なお、転送制御トランジスタＴＩ，Ｔ２はデータ・レジ
スタの各ビット対応に設けられているが、第１図におい
ては図面を簡略化するために、代表的にそれぞれ内部転
送制御信号φ．，φ已に応答して導適状態となる２個の
トランジスタＴＩ，Ｔ２のみが例示される。
スタの各ビット対応に設けられているが、第１図におい
ては図面を簡略化するために、代表的にそれぞれ内部転
送制御信号φ．，φ已に応答して導適状態となる２個の
トランジスタＴＩ，Ｔ２のみが例示される。
第２図に、メモリセルアレイ１００ａとメモリセルアレ
イ１００ｄとの間において１ビットのデータ転送を行な
うための構成を示す。第２図を参照して、メモリセルア
レイ１００ａは、いわゆる折返しビット線構成を有して
おり、１列が相補ビット線対ＢＬ，ＢＬにより構成され
る。メモリセルアレイ１００ａは、各々か情報を電荷の
形態で記憶するメモリセルキャパシタＭＣＩ，ＭＣ２と
、ワード線ＷＬＩ上の信号電位に応答して導適状態とな
り、メモリセルキャパシタＭＣＩをビット線ＢＬに接続
するメモリセルトランジスタＭＴＩと、ワード線ＷＬ２
上の信号電位に応答して導通状態となり、メモリセルキ
ャパシタＭ２を相補ビット線ＢＬに接続するメモリセル
トランジスタＭＴ２とを含む。
イ１００ｄとの間において１ビットのデータ転送を行な
うための構成を示す。第２図を参照して、メモリセルア
レイ１００ａは、いわゆる折返しビット線構成を有して
おり、１列が相補ビット線対ＢＬ，ＢＬにより構成され
る。メモリセルアレイ１００ａは、各々か情報を電荷の
形態で記憶するメモリセルキャパシタＭＣＩ，ＭＣ２と
、ワード線ＷＬＩ上の信号電位に応答して導適状態とな
り、メモリセルキャパシタＭＣＩをビット線ＢＬに接続
するメモリセルトランジスタＭＴＩと、ワード線ＷＬ２
上の信号電位に応答して導通状態となり、メモリセルキ
ャパシタＭ２を相補ビット線ＢＬに接続するメモリセル
トランジスタＭＴ２とを含む。
１つのメモリセルは１個のメモリセルトランジスタＭＴ
Ｉ （ＭＴ２）と１個のメモリセルキャパシタＭＣＩ
（ＭＣ２）とにより構成される。メモリセルキャパシタ
ＭＣＩ，ＭＣ２の一方電極（セルプレート）は所定の電
位Ｖｃｐに接続される。
Ｉ （ＭＴ２）と１個のメモリセルキャパシタＭＣＩ
（ＭＣ２）とにより構成される。メモリセルキャパシタ
ＭＣＩ，ＭＣ２の一方電極（セルプレート）は所定の電
位Ｖｃｐに接続される。
メモリセルアレイ１００ａはさらに、１メモリサイクル
終了時に（信号ＲＡＳが“Ｈ”のとき）にビット線対Ｂ
Ｌ，ＢＬを所定の電位ＶＢＬにプレチャージしかつ保持
するためのトランジスタＴｒ３およびＴｒ４を含む。ト
ランジスタＴｒ３は、イコライズ／ブリチャージ信号Ｂ
ＬＥＱに応答して導通状態となり、ビット線対ＢＬ，Ｂ
Ｌを電気的に短絡する。トランジスタＴｒ４は、ブリチ
ャージ／イコライズ信号ＢＬＥＱに応答して導適状態と
なり、所定のブリチャージ電位ＶａＬをビット線ＢＬ，
ＢＬへ伝達する。
終了時に（信号ＲＡＳが“Ｈ”のとき）にビット線対Ｂ
Ｌ，ＢＬを所定の電位ＶＢＬにプレチャージしかつ保持
するためのトランジスタＴｒ３およびＴｒ４を含む。ト
ランジスタＴｒ３は、イコライズ／ブリチャージ信号Ｂ
ＬＥＱに応答して導通状態となり、ビット線対ＢＬ，Ｂ
Ｌを電気的に短絡する。トランジスタＴｒ４は、ブリチ
ャージ／イコライズ信号ＢＬＥＱに応答して導適状態と
なり、所定のブリチャージ電位ＶａＬをビット線ＢＬ，
ＢＬへ伝達する。
ＲＡＭポートのＩ／Ｏゲートは、カラム・デコーダ６ａ
からの列選択信号に応答して導適状態となり、ビット線
ＢＬ，ＢＬをそれぞれ内部データ入出力線対Ｉ／Ｏ，Ｉ
／Ｏへ接続するトランスファゲートトランジスタＴｒ１
，Ｔｒ２を含む。
からの列選択信号に応答して導適状態となり、ビット線
ＢＬ，ＢＬをそれぞれ内部データ入出力線対Ｉ／Ｏ，Ｉ
／Ｏへ接続するトランスファゲートトランジスタＴｒ１
，Ｔｒ２を含む。
カラム・デコーダ６ａは、単位デコーダがＡＮＤゲート
により構成される場合が一例として示される。
により構成される場合が一例として示される。
転送ゲート８ａ′は、内部転送制御信号φ＾に応答して
導適状態となり、ビット線ＢＬと内部デ−夕転送線ＤＬ
Ｉとを接続する転送制御トランジスタＴｒ５と、内部転
送制御信号φ８に応答して導通状態となり、ビット線Ｂ
Ｌと内部データ転送線ＤＬ２とを接続する転送制御トラ
ンジスタＴｒ６とを含む。
導適状態となり、ビット線ＢＬと内部デ−夕転送線ＤＬ
Ｉとを接続する転送制御トランジスタＴｒ５と、内部転
送制御信号φ８に応答して導通状態となり、ビット線Ｂ
Ｌと内部データ転送線ＤＬ２とを接続する転送制御トラ
ンジスタＴｒ６とを含む。
データ・レジスタ９ａは、内部データ転送線ＤＬｌ上の
信号電位を反転するインバ〜タＩ１と、インバータＩ１
出力を反転するインバータ１２とインバータＩ２の出力
と内部データ転送線ＤＬＩとを制御信号φ２に応答して
接続するラッチ制御トランジスタＴｒ７とを含む。トラ
ンジスタＴｒ７が導通状態の場合には、インバータ１１
．１２は内部データ転送線ＤＬＩ上の信号電位を保持す
るラッチ回路を構成し、一方、トランジスタＴｒ７が遮
断状態の場合には、インバータ１１．１２は２段のイン
バータからなるバッファ回路を構成する。
信号電位を反転するインバ〜タＩ１と、インバータＩ１
出力を反転するインバータ１２とインバータＩ２の出力
と内部データ転送線ＤＬＩとを制御信号φ２に応答して
接続するラッチ制御トランジスタＴｒ７とを含む。トラ
ンジスタＴｒ７が導通状態の場合には、インバータ１１
．１２は内部データ転送線ＤＬＩ上の信号電位を保持す
るラッチ回路を構成し、一方、トランジスタＴｒ７が遮
断状態の場合には、インバータ１１．１２は２段のイン
バータからなるバッファ回路を構成する。
ＳＡＭポートのＩ／Ｏゲート１０ａは、セレクタ１１ａ
からの列選択信号に応答して導適状態となり、インバー
タｌ１出力およびインバータｌ２出力をそれぞれ内部デ
ータ伝達線対Ｉ／Ｏ，Ｉ／Ｏへ接続する転送ゲートトラ
ンジスタＴｒ９，Ｔｒ８を含む。
からの列選択信号に応答して導適状態となり、インバー
タｌ１出力およびインバータｌ２出力をそれぞれ内部デ
ータ伝達線対Ｉ／Ｏ，Ｉ／Ｏへ接続する転送ゲートトラ
ンジスタＴｒ９，Ｔｒ８を含む。
セレクタｌｌａは、機能的にＡＮＤゲートで単位セレク
タが構成される場合を一例として示す。
タが構成される場合を一例として示す。
この場合、セレクタはポインタ１５からの出力により順
次Ｉ／Ｏゲート１０ａに含まれるトランジスタ対を導適
状態とする。
次Ｉ／Ｏゲート１０ａに含まれるトランジスタ対を導適
状態とする。
同様に、ＳＡＭポート用Ｉ／Ｏゲート１０ｄは、転送ゲ
ートトランジスタＴｒｌＯ，Ｔｒｌｌを含む。ここで第
２図においては、Ｉ／Ｏゲート１０ａ，１０ｄにそれぞ
れ含まれる転送ゲートトランジスタは別々のセレクタ出
力により導適状態とされる構成が示されているが、セレ
クタは２つのＩ／Ｏゲートに対して共通に設けられてい
るため、このセレクタｌｌａのＡＮＤゲート（これは単
に機能的に示しているだけであり、実際の構成とは異な
る）には同一のビット選択信号が与えられる。
ートトランジスタＴｒｌＯ，Ｔｒｌｌを含む。ここで第
２図においては、Ｉ／Ｏゲート１０ａ，１０ｄにそれぞ
れ含まれる転送ゲートトランジスタは別々のセレクタ出
力により導適状態とされる構成が示されているが、セレ
クタは２つのＩ／Ｏゲートに対して共通に設けられてい
るため、このセレクタｌｌａのＡＮＤゲート（これは単
に機能的に示しているだけであり、実際の構成とは異な
る）には同一のビット選択信号が与えられる。
データ・レジスタ９ｄは、内部データ転送線ＤＬ２上の
信号電位を反転するインバータＩ４と、インバータエ４
出力を反転するインバータＩ３と、制御信号φ，に応答
して導適状態となり、インバータＩ３出力部を内部デー
タ転送線ＤＬ２に接続するラッチ制御トランジスタＴｒ
ｌ２とを含む。
信号電位を反転するインバータＩ４と、インバータエ４
出力を反転するインバータＩ３と、制御信号φ，に応答
して導適状態となり、インバータＩ３出力部を内部デー
タ転送線ＤＬ２に接続するラッチ制御トランジスタＴｒ
ｌ２とを含む。
インバータエ４出力がトランジスタＴｒｌＱを介して内
部データ線Ｉ／Ｏへ伝達され、インバータＩ３出力がト
ランジスタＴｒｌｌを介して相補内部データ線Ｉ／Ｏ上
へ伝達される。
部データ線Ｉ／Ｏへ伝達され、インバータＩ３出力がト
ランジスタＴｒｌｌを介して相補内部データ線Ｉ／Ｏ上
へ伝達される。
メモリセルアレイ１００ｄに隣接して設けられる転送ゲ
ート８ｄ’ は、内部転送制御信号φ、に応答して導通
状態となり内部データ転送線ＤＬ２とメモリセルアレイ
の相補ビット線ＢＬとを接続するトランジスタＴｒｌ３
と、内部転送制御信号φ６に応答して導通状態となり、
内部データ転送線ＤＬＩとメモリセルアレイ１００ｄの
ビット線ＢＬとを接続する転送制御トランジスタＴｒｌ
４とを含む。
ート８ｄ’ は、内部転送制御信号φ、に応答して導通
状態となり内部データ転送線ＤＬ２とメモリセルアレイ
の相補ビット線ＢＬとを接続するトランジスタＴｒｌ３
と、内部転送制御信号φ６に応答して導通状態となり、
内部データ転送線ＤＬＩとメモリセルアレイ１００ｄの
ビット線ＢＬとを接続する転送制御トランジスタＴｒｌ
４とを含む。
制御信号φ６は、リード転送サイクル時においてメモリ
セルアレイから伝達されたテータがデータレジスタにラ
ッチされているデータと衝突しないようにし、かつ確実
にデータレジスタにラッチされるようにするために、こ
のデータレジスタにおけるラッチ能力を一旦不能化する
機能を備える。
セルアレイから伝達されたテータがデータレジスタにラ
ッチされているデータと衝突しないようにし、かつ確実
にデータレジスタにラッチされるようにするために、こ
のデータレジスタにおけるラッチ能力を一旦不能化する
機能を備える。
次に動作についてその動作波形図である第３図および第
４図を参照して説明する。
４図を参照して説明する。
まず第３図を参照してリード転送サイクル動作について
説明する。リード転送サイクル時においては、信号ＲＡ
Ｓの立下がり時点において信号Ｃ／ＯＥが“Ｌ”と設定
することによりこのリード転送サイクルが設定される。
説明する。リード転送サイクル時においては、信号ＲＡ
Ｓの立下がり時点において信号Ｃ／ＯＥが“Ｌ”と設定
することによりこのリード転送サイクルが設定される。
この場合、信号ＲＡＳの立下がりに応答して、行アドレ
ス信号がデコードされ、１本のワード線（たとえばＷＬ
Ｉ）が選択され、このワード線ＷＬＩに接続されるメモ
リセルがビット線に接続される。今、データ転送が各メ
モリセルアレイに隣接して設けられたデータレジスタと
の間で行なわれるものとし、内部転送制御信号φ，が発
生されるものとする。
ス信号がデコードされ、１本のワード線（たとえばＷＬ
Ｉ）が選択され、このワード線ＷＬＩに接続されるメモ
リセルがビット線に接続される。今、データ転送が各メ
モリセルアレイに隣接して設けられたデータレジスタと
の間で行なわれるものとし、内部転送制御信号φ，が発
生されるものとする。
ビット線ＢＬ，ＢＬ上の読出電位がセンスアンプＳＡに
より感知増幅されて確定し、制御信号ＣＡＳが“Ｌ゜に
立下がった後、信号Ｄ Ｔ／Ｏ Ｅが立上がる。この信
号ＤＴ／ＯＥの立上がりに応答して、転送制御信号φ．
が“Ｈ”へ立上がる。この場合、制御信号φＢは“Ｌ”
のままである。これにより、第２図において、データ・
レジスタ９ａ，９ｄがメモリセルアレイ１００ａ，１０
０ｄにそれぞれ接続される。この結果、メモリセルアレ
イ１００ａのビット線ＢＬ上の信号電位がトランジスタ
Ｔｒ５を介して内部データ転送線ＤＬ１へ伝達され、メ
モリセルアレイ１００ｄの相補ビット線ＢＬ上の信号電
位かトランジスタＴｒ１Ｂを介してデータ転送線ＤＬ２
へ伝達される。
より感知増幅されて確定し、制御信号ＣＡＳが“Ｌ゜に
立下がった後、信号Ｄ Ｔ／Ｏ Ｅが立上がる。この信
号ＤＴ／ＯＥの立上がりに応答して、転送制御信号φ．
が“Ｈ”へ立上がる。この場合、制御信号φＢは“Ｌ”
のままである。これにより、第２図において、データ・
レジスタ９ａ，９ｄがメモリセルアレイ１００ａ，１０
０ｄにそれぞれ接続される。この結果、メモリセルアレ
イ１００ａのビット線ＢＬ上の信号電位がトランジスタ
Ｔｒ５を介して内部データ転送線ＤＬ１へ伝達され、メ
モリセルアレイ１００ｄの相補ビット線ＢＬ上の信号電
位かトランジスタＴｒ１Ｂを介してデータ転送線ＤＬ２
へ伝達される。
制御信号φ＾の立上がりに応答して制御信号φ，が“Ｌ
″に立下がる。これによりデータ・レジスタ９ａ，９ｄ
におけるトランジスタＴｒ７およびＴｒｌ２は遮断状態
となり、データラッチ能力が消勢される。次いで内部デ
ータ転送線ＤＬ１，ＤＬ２の信号電位がこの対応のビッ
ト線ＢＬ，ＢＬからの信号電位レベルに充電されると、
制御信号φ．が“Ｌ゜、制御信号φ，が“Ｈ“に立上が
り、トランジスタＴｒ７，Ｔｒｌ２が導通状態となり、
一方、トランジスタＴｒ５，Ｔｒｌ３は遮断状態となる
。これにより、内部データ転送線ＤＬＬ，ＤＬ２上の信
号電位はそれぞれインバータＩＩ，１２｝ランジスタＴ
ｒ７からなるラッチ回路およびインバータ１４．１３お
よびトランジスタＴｒＬ２からなるラッチ回路にそれぞ
れラッチされ、メモリセルアレイ１００ａからデータレ
ジスタ９ａおよびメモリセルアレイ１００ｄからデータ
・レジスタ９ｄへのデータ転送が完了する。
″に立下がる。これによりデータ・レジスタ９ａ，９ｄ
におけるトランジスタＴｒ７およびＴｒｌ２は遮断状態
となり、データラッチ能力が消勢される。次いで内部デ
ータ転送線ＤＬ１，ＤＬ２の信号電位がこの対応のビッ
ト線ＢＬ，ＢＬからの信号電位レベルに充電されると、
制御信号φ．が“Ｌ゜、制御信号φ，が“Ｈ“に立上が
り、トランジスタＴｒ７，Ｔｒｌ２が導通状態となり、
一方、トランジスタＴｒ５，Ｔｒｌ３は遮断状態となる
。これにより、内部データ転送線ＤＬＬ，ＤＬ２上の信
号電位はそれぞれインバータＩＩ，１２｝ランジスタＴ
ｒ７からなるラッチ回路およびインバータ１４．１３お
よびトランジスタＴｒＬ２からなるラッチ回路にそれぞ
れラッチされ、メモリセルアレイ１００ａからデータレ
ジスタ９ａおよびメモリセルアレイ１００ｄからデータ
・レジスタ９ｄへのデータ転送が完了する。
このデータ・レジスタ９ａ，９ｄへのデータ転送は他の
列においても同様に行なわれており、これにより１行分
のメモリセルデータが同時にデータ・レジスタに格納さ
れることになる。
列においても同様に行なわれており、これにより１行分
のメモリセルデータが同時にデータ・レジスタに格納さ
れることになる。
制御信号φ＾の代わりに制御信号φＢが選択されて“Ｈ
″に立上がる場合には、トランジスタＴｒ６およびＴｒ
１４が導通状態となり、一方、トランジスタＴｒ５お
よびＴｒｌ３がオフ状態となる。したがって、この場合
、メモリセルアレイ１００ａのデータはビット線ＢＬ，
トランジスタＴｒ６および内部データ転送線ＤＬ２
を介してデータ・レジスタ９ｄにラッチされ、一方、メ
モリセルアレイ１００ｄのデータはトランジスタＴｒｉ
４を介してデータ・レジスタ９ａにラッチされる。
″に立上がる場合には、トランジスタＴｒ６およびＴｒ
１４が導通状態となり、一方、トランジスタＴｒ５お
よびＴｒｌ３がオフ状態となる。したがって、この場合
、メモリセルアレイ１００ａのデータはビット線ＢＬ，
トランジスタＴｒ６および内部データ転送線ＤＬ２
を介してデータ・レジスタ９ｄにラッチされ、一方、メ
モリセルアレイ１００ｄのデータはトランジスタＴｒｉ
４を介してデータ・レジスタ９ａにラッチされる。
ここで、ワード線ＷＬ２に接続されるメモリセルのデー
タをデータ・レジスタに格納する場合、センスアンブＳ
Ａにより相補データがビット線ＢＬに読出され、このデ
ータ・レジスタに格納される。通常、相補ビット線ＢＬ
には外部から与えられる書込データと逆のデータが書込
まれて記憶されるため、このような一方のビット線ＢＬ
（ＢＬ）上の信号電位のみをラッチしてもデータ読出
動作に対しては何ら悪影響はない。
タをデータ・レジスタに格納する場合、センスアンブＳ
Ａにより相補データがビット線ＢＬに読出され、このデ
ータ・レジスタに格納される。通常、相補ビット線ＢＬ
には外部から与えられる書込データと逆のデータが書込
まれて記憶されるため、このような一方のビット線ＢＬ
（ＢＬ）上の信号電位のみをラッチしてもデータ読出
動作に対しては何ら悪影響はない。
次にデータ・レジスタからメモリセルアレイへデータを
転送するライト転送サクイルについて説明する。
転送するライト転送サクイルについて説明する。
第４図に示？ように、ライト転送サイクルの設定は、信
号ＲＡＳが“Ｌ”に立下がった時点にお号ＤＴ／ＯＥが
“Ｌ”に設定することにより行なわれる。このライト転
送サイクルにおいては、信号ＲＡＳの立下がりに応答し
て、転送制御信号φ＾が“Ｈ”へ立上がる。これにより
、ＳＡＭ人出カハッファ３を介してデータ・レジスタ９
ａ，９ｄに書込まれていたデータはトランジスタＴｒ５
およびトランジスタＴｒｌ３を介してそれぞれメモリセ
ルアレイ１００ａ，１００ｄへ伝達される。
号ＲＡＳが“Ｌ”に立下がった時点にお号ＤＴ／ＯＥが
“Ｌ”に設定することにより行なわれる。このライト転
送サイクルにおいては、信号ＲＡＳの立下がりに応答し
て、転送制御信号φ＾が“Ｈ”へ立上がる。これにより
、ＳＡＭ人出カハッファ３を介してデータ・レジスタ９
ａ，９ｄに書込まれていたデータはトランジスタＴｒ５
およびトランジスタＴｒｌ３を介してそれぞれメモリセ
ルアレイ１００ａ，１００ｄへ伝達される。
これにより、この信号ＲＡＳの立下がりに応答して選択
されていたワード線に接続されるメモリセルへのデータ
の書込みが行なわれる。このとき、データ書込時におい
てもセンスアンブＳＡは活性化され、ビット線対ＢＬ，
ＢＬ上の信号電位を差動的に増幅するが、データ・レジ
スタ９ａ，９ｄのラッチ能力はセンスアンブＳＡのラッ
チ能力よりもはるかに大きいため、たとえこの制御信号
φ．がセンスアンブＳＡの活性化後に“Ｈ”に立上がっ
たとしても、ビット線ＢＬ，ＢＬ上の電位はこのデータ
・レジスタ９ａ，９ｄにラッチされているデータに対応
したものとなり、制御信号ＤＴ／ＯＥの“Ｈ”への立上
がりに応答して制御信号φ．が“Ｌ″に立下がり、メモ
リセルアレイ１００ａ，１００ｄとデータ・レジスタ９
ａ，９ｄとがそれぞれ切り離されたとしても、センスア
ンブＳＡは活性状態がその信号ＲＡＳが“Ｈ“に立上が
るまで保持されるため、信号電位はビット線ＢＬ，ＢＬ
上にこのセンスアンプにより保持されており、選択され
た１行のメモリセルに対するデータの書込みが確実に行
なわれ、これにより、データ・レジスタ９ａ，９ｄから
メモリセルアレイ１００ａ １００ｄへのデータ転送
動作か完了する。
されていたワード線に接続されるメモリセルへのデータ
の書込みが行なわれる。このとき、データ書込時におい
てもセンスアンブＳＡは活性化され、ビット線対ＢＬ，
ＢＬ上の信号電位を差動的に増幅するが、データ・レジ
スタ９ａ，９ｄのラッチ能力はセンスアンブＳＡのラッ
チ能力よりもはるかに大きいため、たとえこの制御信号
φ．がセンスアンブＳＡの活性化後に“Ｈ”に立上がっ
たとしても、ビット線ＢＬ，ＢＬ上の電位はこのデータ
・レジスタ９ａ，９ｄにラッチされているデータに対応
したものとなり、制御信号ＤＴ／ＯＥの“Ｈ”への立上
がりに応答して制御信号φ．が“Ｌ″に立下がり、メモ
リセルアレイ１００ａ，１００ｄとデータ・レジスタ９
ａ，９ｄとがそれぞれ切り離されたとしても、センスア
ンブＳＡは活性状態がその信号ＲＡＳが“Ｈ“に立上が
るまで保持されるため、信号電位はビット線ＢＬ，ＢＬ
上にこのセンスアンプにより保持されており、選択され
た１行のメモリセルに対するデータの書込みが確実に行
なわれ、これにより、データ・レジスタ９ａ，９ｄから
メモリセルアレイ１００ａ １００ｄへのデータ転送
動作か完了する。
制御信号φＢが選択されて“Ｈ″となる場合には、トラ
ンジスタＴｒ６，Ｔｒｌ４が導通状態、トランジスタＴ
ｒ５およびＴｒｌ３が遮断状態となるため、データ・レ
ジスタ９ａのラッチデータは内部データ転送線ＤＬＩ，
ｈランジスタＴｒｌ４を介してメモリセルアレイ１００
ｄへ伝達され、データ・レジスタ９ｄのラッタデー夕は
内部データ転送線ＤＬ２，Ｔｒ６を介してメモリセルア
レイ１００ａへ伝達される。これにより、データ・レジ
スタ９ａ．９ｄからメモリセルアレイ１００ｄ．１００
ａへのデータ転送が行なわれる。制御信号φ，を選択し
てリード転送サイクル動作を行ない、次いで制御信号φ
Ｂを選択してライト転送サイクル動作を行なえば、メモ
リセルアレイ１００ａとメモリセルアレイ１００ａとの
間でデータ転送かデータ・レジスタ９ａ，９ｄを介して
行なわれることになり、一度に１行分のメモリセルデー
タの交換か行なわれ、高速でメモリセルアレイ間におけ
るデータ伝送を行なうことが可能となる。
ンジスタＴｒ６，Ｔｒｌ４が導通状態、トランジスタＴ
ｒ５およびＴｒｌ３が遮断状態となるため、データ・レ
ジスタ９ａのラッチデータは内部データ転送線ＤＬＩ，
ｈランジスタＴｒｌ４を介してメモリセルアレイ１００
ｄへ伝達され、データ・レジスタ９ｄのラッタデー夕は
内部データ転送線ＤＬ２，Ｔｒ６を介してメモリセルア
レイ１００ａへ伝達される。これにより、データ・レジ
スタ９ａ．９ｄからメモリセルアレイ１００ｄ．１００
ａへのデータ転送が行なわれる。制御信号φ，を選択し
てリード転送サイクル動作を行ない、次いで制御信号φ
Ｂを選択してライト転送サイクル動作を行なえば、メモ
リセルアレイ１００ａとメモリセルアレイ１００ａとの
間でデータ転送かデータ・レジスタ９ａ，９ｄを介して
行なわれることになり、一度に１行分のメモリセルデー
タの交換か行なわれ、高速でメモリセルアレイ間におけ
るデータ伝送を行なうことが可能となる。
また、上述の動作において単にリード転送サイクルまた
はライト転送サイクルのみを行なえば、所望のデータ再
配列を行なった後メモリセルアレイとＳＡＭ人出力バッ
ファとの間でのデータ転送を行なうことが可能となる。
はライト転送サイクルのみを行なえば、所望のデータ再
配列を行なった後メモリセルアレイとＳＡＭ人出力バッ
ファとの間でのデータ転送を行なうことが可能となる。
なお、第２図に示す構成では、データ転送はビット線Ｂ
Ｌと相補ビット線ＢＬとの間で行なわれ、転送データが
反転することも考えられるが、これは、たとえばトラン
ジスタＴｒ６がメモリセルアレイ１００ａの相補ビット
線ＢＬと接続するように構成すれば、ビット線間および
相補ビット線間のデータ転送が実現される。
Ｌと相補ビット線ＢＬとの間で行なわれ、転送データが
反転することも考えられるが、これは、たとえばトラン
ジスタＴｒ６がメモリセルアレイ１００ａの相補ビット
線ＢＬと接続するように構成すれば、ビット線間および
相補ビット線間のデータ転送が実現される。
第５図にこの制御信号φ．，φＢおよびφ，を発生する
ための回路構成の一例を示す。第５図を参照して制御信
号発生回路は、タイミング・ジエネレータ４′に含まれ
ており、信号ＲＡＳ，ＣＡＳ，ＷＥ，ＤＴ／ＯＥを受け
、動作サイクルを判定する判定回路４０と、判定回路４
０からの転送指示信号φＴと外部から与えられる転送先
指示信号ＤＳＦとに応答して制御信号φえ，φ８のいず
れか一方を発生する選択回路４１とを含む。この判定回
路４０は、第３図および第４図に示すように、信号ＲＡ
Ｓが“Ｌ”に立下がった時点における信号ＣＡＳ，ＷＥ
，ＤＴ／ＯＥの信号電位を検出し、その検出結果に応答
してどの動作モードが指定されているかを判定する。リ
ード転送サイクルが指定されていると判定された場合に
は判定回路４０からは転送指示信号φ丁を反転遅延した
制御信号φ，が出力される。ライト転送サイクルと判定
された場合には制御信号φ，は“Ｈ“固定である。
ための回路構成の一例を示す。第５図を参照して制御信
号発生回路は、タイミング・ジエネレータ４′に含まれ
ており、信号ＲＡＳ，ＣＡＳ，ＷＥ，ＤＴ／ＯＥを受け
、動作サイクルを判定する判定回路４０と、判定回路４
０からの転送指示信号φＴと外部から与えられる転送先
指示信号ＤＳＦとに応答して制御信号φえ，φ８のいず
れか一方を発生する選択回路４１とを含む。この判定回
路４０は、第３図および第４図に示すように、信号ＲＡ
Ｓが“Ｌ”に立下がった時点における信号ＣＡＳ，ＷＥ
，ＤＴ／ＯＥの信号電位を検出し、その検出結果に応答
してどの動作モードが指定されているかを判定する。リ
ード転送サイクルが指定されていると判定された場合に
は判定回路４０からは転送指示信号φ丁を反転遅延した
制御信号φ，が出力される。ライト転送サイクルと判定
された場合には制御信号φ，は“Ｈ“固定である。
なお第５図には、この転送先指示信号を外部から与える
構成を一例として示したが、これに代えて制御信号ＲＡ
Ｓ，ＣＡＳ，ＷＥ，ＤＴ／ＯＥの所定のタイミング関係
のみを用いて転送先を指示する構成としてもよい。また
、この転送先指示信号ＤＳＦは、余分のピン端子を半導
体記憶装置に設けて専用に与える構成としてもよく、デ
ータ転送モード指定時において不要となるピン（たとえ
ばデータ人出力ビンまたはアドレスビン）を用いてその
ピン端子における信号電位と制御信号ＲＡＳ，ＣＡＳ，
ＷＥ，ＤＴ／ＯＥの所定のタイミング関係との組合わせ
により選択的に制御信号φ．，φ８を発生するように構
成してもよい。
構成を一例として示したが、これに代えて制御信号ＲＡ
Ｓ，ＣＡＳ，ＷＥ，ＤＴ／ＯＥの所定のタイミング関係
のみを用いて転送先を指示する構成としてもよい。また
、この転送先指示信号ＤＳＦは、余分のピン端子を半導
体記憶装置に設けて専用に与える構成としてもよく、デ
ータ転送モード指定時において不要となるピン（たとえ
ばデータ人出力ビンまたはアドレスビン）を用いてその
ピン端子における信号電位と制御信号ＲＡＳ，ＣＡＳ，
ＷＥ，ＤＴ／ＯＥの所定のタイミング関係との組合わせ
により選択的に制御信号φ．，φ８を発生するように構
成してもよい。
なお第１図に示す構成においては、左右の隣接するメモ
リセルアレイ間におけるデータ転送が可能なように構成
したが、これは図面において上下に隣接するメモリセル
アレイ間にもデータ転送が行なえるように構成すること
も可能である。これは転送制御ゲートトランジスタをそ
の転送されるべきメモリセルアレイの個数に応じて増加
する構成とすれば容易に拡張することができる。
リセルアレイ間におけるデータ転送が可能なように構成
したが、これは図面において上下に隣接するメモリセル
アレイ間にもデータ転送が行なえるように構成すること
も可能である。これは転送制御ゲートトランジスタをそ
の転送されるべきメモリセルアレイの個数に応じて増加
する構成とすれば容易に拡張することができる。
また、上記実施例においては、各メモリセルアレイ対応
にデータレジスタが設けられており、このデータレジス
タとメモリセルアレイの接続経路を切換える構成を示し
たが、たとえば通常のＤＲＡＭのようにメモリセルアレ
イが複数個設けられており、各メモリセルアレイがデー
タピットを並列に出力する構成の場合、追加のデータ・
レジスタをメモリセルアレイ間に設け、これによりデー
タ転送をメモリセルアレイ間で実現する構成も得ること
が可能である。第６図にこのような構成の一例を示す。
にデータレジスタが設けられており、このデータレジス
タとメモリセルアレイの接続経路を切換える構成を示し
たが、たとえば通常のＤＲＡＭのようにメモリセルアレ
イが複数個設けられており、各メモリセルアレイがデー
タピットを並列に出力する構成の場合、追加のデータ・
レジスタをメモリセルアレイ間に設け、これによりデー
タ転送をメモリセルアレイ間で実現する構成も得ること
が可能である。第６図にこのような構成の一例を示す。
第６図はこの発明の他の実施例である半導体記憶装置の
全体の構成を概略的に示す図である。第６図において、
半導体記憶装置は２つのメモリセルアレイ１００ａ，１
００ｂを含む。メモリセルアレイ１００ａに対しては、
アドレスバッファ１からの内部行アドレスに応答してメ
モリセルアレイ１００ａの１行を選択する信号を発生す
るロウデコーダ５ａと、アドレスバッファ１からの内部
列アドレス信号に応答して、メモリセルアレイ１００ａ
の１列を選択する信号を発生するカラム・デコーダ６ａ
と、カラム・デコーダ６ａからの列選択信号に応答して
、選択されたメモリセルを人出力バッファ２へ接続する
Ｉ／Ｏゲート７ａが設けられる。同様に、メモリセルア
レイ１００ｂに対しても、ロウデコーダ５ｂ．カラム・
デコーダ６ｂおよびＩ／Ｏゲート７ｂが設けられる。ロ
ウデコーダ５ｂおよびカラム・デコーダ６ｂはそれぞれ
アドレスバッファ１からの内部行アドレス信号および内
部アドレス信号を受ける。
全体の構成を概略的に示す図である。第６図において、
半導体記憶装置は２つのメモリセルアレイ１００ａ，１
００ｂを含む。メモリセルアレイ１００ａに対しては、
アドレスバッファ１からの内部行アドレスに応答してメ
モリセルアレイ１００ａの１行を選択する信号を発生す
るロウデコーダ５ａと、アドレスバッファ１からの内部
列アドレス信号に応答して、メモリセルアレイ１００ａ
の１列を選択する信号を発生するカラム・デコーダ６ａ
と、カラム・デコーダ６ａからの列選択信号に応答して
、選択されたメモリセルを人出力バッファ２へ接続する
Ｉ／Ｏゲート７ａが設けられる。同様に、メモリセルア
レイ１００ｂに対しても、ロウデコーダ５ｂ．カラム・
デコーダ６ｂおよびＩ／Ｏゲート７ｂが設けられる。ロ
ウデコーダ５ｂおよびカラム・デコーダ６ｂはそれぞれ
アドレスバッファ１からの内部行アドレス信号および内
部アドレス信号を受ける。
通常のＤＲＡＭにおいては、外部から与えられるアドレ
ス信号ＡＯ〜Ａ８に応答して、メモリセルアレイ１００
ａ，１００ｂにおいてそれぞれ１ビットのメモリセルが
選択され、この選択されたメモリセルが人出力バツファ
２および入出力端子ＤＱＩ．ＤＱ２を介して外部装置と
データの授受を行なう。
ス信号ＡＯ〜Ａ８に応答して、メモリセルアレイ１００
ａ，１００ｂにおいてそれぞれ１ビットのメモリセルが
選択され、この選択されたメモリセルが人出力バツファ
２および入出力端子ＤＱＩ．ＤＱ２を介して外部装置と
データの授受を行なう。
この発明に従う半導体記憶装置はさらに、メモリセルア
レイ１００ａ，１００ｂの間に設けられたデータレジス
タ９および転送ゲート８ａ，８ｂをさらに備える。転送
ゲート８ａは、内部転送制Ｈ（Ｊｉ号φ１に応答して導
通状態となり、メモリセルアレイ１ａとデータ・レジス
タ９とを接続する。
レイ１００ａ，１００ｂの間に設けられたデータレジス
タ９および転送ゲート８ａ，８ｂをさらに備える。転送
ゲート８ａは、内部転送制Ｈ（Ｊｉ号φ１に応答して導
通状態となり、メモリセルアレイ１ａとデータ・レジス
タ９とを接続する。
転送ゲート８ｂは内部転送制御信号φ２に応答して導通
状態となり、データ・レジスタ９とメモリセルアレイ１
００ｂとを接続する。
状態となり、データ・レジスタ９とメモリセルアレイ１
００ｂとを接続する。
データ・レジスタ９は、メモリセルアレイ１ｏＯａ，１
００ｂのそれぞれの１行分のメモリセルデータを記憶す
る容量を有しており、転送ゲート８ａ，８ｂを介してメ
モリセルアレイ１００ａ，１００ｂとそれぞれデータ転
送動作が可能である。
００ｂのそれぞれの１行分のメモリセルデータを記憶す
る容量を有しており、転送ゲート８ａ，８ｂを介してメ
モリセルアレイ１００ａ，１００ｂとそれぞれデータ転
送動作が可能である。
転送ゲート８ａ，８ｂの動作を制御する内部転送制御信
号φ１．φ２は、タイミング・ジエネレタ４″により発
生される。タイミング・ジエネレータ４″は、転送先指
示信号ＤＳＦと転送指示信号ＤＴとに応答して、データ
・レジスタ９とメモリセルアレイ１００ａおよび１００
ｂのいずれか一方とを選択的に接続する。
号φ１．φ２は、タイミング・ジエネレタ４″により発
生される。タイミング・ジエネレータ４″は、転送先指
示信号ＤＳＦと転送指示信号ＤＴとに応答して、データ
・レジスタ９とメモリセルアレイ１００ａおよび１００
ｂのいずれか一方とを選択的に接続する。
データ転送動作は第１図に示す半導体記憶装置の場合と
同様であり、信号ＲＡＳ，ＣＡＳ，ＷＥおよびＤＴのタ
イミング関係によりリード転送サイクル（メモリセルア
レイからデータ・レジスタへの１行分のデータ転送）で
あるかライト転送サイクル（データ・レジスタ９からメ
モリセルアレイへの１行分のデータ転送）であるかの指
示が行なわれる。制御信号φ１，φ２のいずれを発生す
るかは転送先指示信号ＤＳＦにより指定される。
同様であり、信号ＲＡＳ，ＣＡＳ，ＷＥおよびＤＴのタ
イミング関係によりリード転送サイクル（メモリセルア
レイからデータ・レジスタへの１行分のデータ転送）で
あるかライト転送サイクル（データ・レジスタ９からメ
モリセルアレイへの１行分のデータ転送）であるかの指
示が行なわれる。制御信号φ１，φ２のいずれを発生す
るかは転送先指示信号ＤＳＦにより指定される。
したがってこの第６図に示す構成よれば、転送ゲートを
介して一方のメモリセルアレイからデータ・レジスタヘ
データを転送し、継いでデータ・レジスタから他方のメ
モリセルアレイへデータ転送を行なえば、メモリセルア
レイ１００ａおよび１００ｂ間でのデータ転送を実現す
ることができる。これにより、一方のメモリセルアレイ
の内容を他方のメモリセルアレイに一括コピーする動作
を高速で行なうことのできる半導体記憶装置を得ること
ができる。
介して一方のメモリセルアレイからデータ・レジスタヘ
データを転送し、継いでデータ・レジスタから他方のメ
モリセルアレイへデータ転送を行なえば、メモリセルア
レイ１００ａおよび１００ｂ間でのデータ転送を実現す
ることができる。これにより、一方のメモリセルアレイ
の内容を他方のメモリセルアレイに一括コピーする動作
を高速で行なうことのできる半導体記憶装置を得ること
ができる。
第７図はこの発明のさらに他の実施例である半導体記憶
装置の全体の構成を概略的に示す図である。第７図にお
いて、半導体記憶装置は、データ人力専用データ・レジ
スタ２２ａおよび２２ｂと、データ出力専用データ◆レ
ジスタ２９ａおよび２９ｂを備える。
装置の全体の構成を概略的に示す図である。第７図にお
いて、半導体記憶装置は、データ人力専用データ・レジ
スタ２２ａおよび２２ｂと、データ出力専用データ◆レ
ジスタ２９ａおよび２９ｂを備える。
入力専用データ・レジスタ２２ａに対しては、データ・
レジスタ２２ａからめデータをメモリセルアレイ１００
ａへ転送する転送ゲート２３ａと、アドレスバッファ・
カウンタ１′からの列選択信号に応答してデータ・レジ
スタ２２ａの列を選択する信号を発生する書込専用セレ
クタ２６ａと、セレクタ２０ａからの列選択信号により
データ・レジスタの選択ビットを入カバッファ２ｂへ接
続する人力ゲート２７ａとか設けられる。
レジスタ２２ａからめデータをメモリセルアレイ１００
ａへ転送する転送ゲート２３ａと、アドレスバッファ・
カウンタ１′からの列選択信号に応答してデータ・レジ
スタ２２ａの列を選択する信号を発生する書込専用セレ
クタ２６ａと、セレクタ２０ａからの列選択信号により
データ・レジスタの選択ビットを入カバッファ２ｂへ接
続する人力ゲート２７ａとか設けられる。
出力専用データ・レジスタ２９ａに対しては、データ・
レジスタ２９ａ，内部転送制御信号φ．，φ８に応答し
てデータ・レジスタ２９ａをメモリセルアレイ１００ａ
および１００ｂのいずれか一方に選択的に接続する内部
転送制御ゲート２８ａ，２８ｂと、アドレスバッファ、
カウンタ１′からの列選択信号に応答してデータ・レジ
スタ２９ａの列を選択する信号を発生するセレクタ１１
′と、セレクタ１１′からの列選択信号に応答してデー
タ・レジスタ２９ａの選択ビットを出力バッファ２ａへ
接続する出力ゲート２０ａとが設けられる。
レジスタ２９ａ，内部転送制御信号φ．，φ８に応答し
てデータ・レジスタ２９ａをメモリセルアレイ１００ａ
および１００ｂのいずれか一方に選択的に接続する内部
転送制御ゲート２８ａ，２８ｂと、アドレスバッファ、
カウンタ１′からの列選択信号に応答してデータ・レジ
スタ２９ａの列を選択する信号を発生するセレクタ１１
′と、セレクタ１１′からの列選択信号に応答してデー
タ・レジスタ２９ａの選択ビットを出力バッファ２ａへ
接続する出力ゲート２０ａとが設けられる。
同様に、メモリセルアレイ１００ｂ部分においても、入
力専用データ・レジスタ２２ｂに対しては転送ゲート２
３ｂ１人カゲート２７ｂおよびセレクタ２６ｂが設けら
れ、出力専用データ・レジスタ２９ｂに対しては出力ゲ
ート２０ｂ１セレクタ１１′および転送ゲート２８ｂ，
２８ａが設けられる。
力専用データ・レジスタ２２ｂに対しては転送ゲート２
３ｂ１人カゲート２７ｂおよびセレクタ２６ｂが設けら
れ、出力専用データ・レジスタ２９ｂに対しては出力ゲ
ート２０ｂ１セレクタ１１′および転送ゲート２８ｂ，
２８ａが設けられる。
ここで第７図に示す構成においては、アドレスバッファ
・カウンタ１′は、制御信号ＳＥが活性状態となった場
合に、列アドレスが指定するビットから順次選択列をシ
フトさせるためにインクリメント動作を行なうカウンタ
を含む構成が一例として示される。この第７図に示す半
導体記憶装置においては、入力ゲートと出力ゲートとが
それぞれ別々に設けられており、この入力ゲートおよび
出力ゲートそれぞれに対してデータ・レジスタが設けら
れている。この場合においても、転送ゲーｈ２８ａ，２
８ｂをデータ・レジスタ２９ａ，２９ｂとメモリセルア
レイ１００ａ，１００ｂの間にそれぞれ設ける構成とす
れば、データ●レジスタとメモリセルアレイ間の選択的
なデータ転送動作を行なうことが可能となり、半導体記
憶装置内部において出力データの再配列を容易に行なう
ことができる。
・カウンタ１′は、制御信号ＳＥが活性状態となった場
合に、列アドレスが指定するビットから順次選択列をシ
フトさせるためにインクリメント動作を行なうカウンタ
を含む構成が一例として示される。この第７図に示す半
導体記憶装置においては、入力ゲートと出力ゲートとが
それぞれ別々に設けられており、この入力ゲートおよび
出力ゲートそれぞれに対してデータ・レジスタが設けら
れている。この場合においても、転送ゲーｈ２８ａ，２
８ｂをデータ・レジスタ２９ａ，２９ｂとメモリセルア
レイ１００ａ，１００ｂの間にそれぞれ設ける構成とす
れば、データ●レジスタとメモリセルアレイ間の選択的
なデータ転送動作を行なうことが可能となり、半導体記
憶装置内部において出力データの再配列を容易に行なう
ことができる。
なお第７図に示す構成においては、メモリセルアレイ１
００ａとメモリセルアレイ１００ｂとの間のデータ転送
経路は示していないが、これは出力専用のデータ・レジ
スタが選択的に入力専用のデータ・レジスタへ接続され
る構成を付加すれば容易にメモリセルアレイ間のデータ
転送を行なう構成を得ることかできる。
００ａとメモリセルアレイ１００ｂとの間のデータ転送
経路は示していないが、これは出力専用のデータ・レジ
スタが選択的に入力専用のデータ・レジスタへ接続され
る構成を付加すれば容易にメモリセルアレイ間のデータ
転送を行なう構成を得ることかできる。
さらに、第７図に示す構成においては、ＳＡＭポート部
分のみが示されているが、これはＲＡＭポート部分が設
けられており、このＲＡＭポートが入力ゲートと出力ゲ
ートとが別々に設けられている構成であっても上記実施
例と同様の効果を得ることかできる。
分のみが示されているが、これはＲＡＭポート部分が設
けられており、このＲＡＭポートが入力ゲートと出力ゲ
ートとが別々に設けられている構成であっても上記実施
例と同様の効果を得ることかできる。
さらに、第７図においては、シリアル・アクセス可能な
半導体記憶装置が示されているが、これはランダム・ア
クセス可能な半導体記憶装置であっても、同様の構成を
用いることにより上記実施例と同様の効果を得ることか
できる。この場合、出力バッファ２ａ，２ｂに接続され
る入力端子Ｓ０１およびＳ０２および入力端子Ｓｌｌ，
ＳＩ２をそれぞれＱｌ，Ｑ２、ＤＩ，Ｄ２と書換え、さ
らにカラム・デコーダをメモリセルアレイ１００ａおよ
び１００ｂそれぞれに設けることにより、容易に通常の
入力ゲートと出力ゲートとが別々に設けられているＤＲ
ＡＭをもメモリセルアレイ間でのデータ転送が可能な構
成に再構成することが可能となる。
半導体記憶装置が示されているが、これはランダム・ア
クセス可能な半導体記憶装置であっても、同様の構成を
用いることにより上記実施例と同様の効果を得ることか
できる。この場合、出力バッファ２ａ，２ｂに接続され
る入力端子Ｓ０１およびＳ０２および入力端子Ｓｌｌ，
ＳＩ２をそれぞれＱｌ，Ｑ２、ＤＩ，Ｄ２と書換え、さ
らにカラム・デコーダをメモリセルアレイ１００ａおよ
び１００ｂそれぞれに設けることにより、容易に通常の
入力ゲートと出力ゲートとが別々に設けられているＤＲ
ＡＭをもメモリセルアレイ間でのデータ転送が可能な構
成に再構成することが可能となる。
［発明の効果］
以上のように、この発明によれば、複数のメモリセルア
レイを有する半導体記憶装置において、少なくとも２個
のメモリセルに結合可能なようにデータレジスタを設け
、転送指示信号に応答してこのデータレジスタを選択的
に１つのメモリセルアレイに接続するように構成したの
で、２つ以上のメモリセルアレイ間でのデータ転送動作
が可能となり、メモリセルアレイ間のデータ転送を行単
位で一括して行なうことが可能となり、高速なデータ転
送か実現される。
レイを有する半導体記憶装置において、少なくとも２個
のメモリセルに結合可能なようにデータレジスタを設け
、転送指示信号に応答してこのデータレジスタを選択的
に１つのメモリセルアレイに接続するように構成したの
で、２つ以上のメモリセルアレイ間でのデータ転送動作
が可能となり、メモリセルアレイ間のデータ転送を行単
位で一括して行なうことが可能となり、高速なデータ転
送か実現される。
さらに、データレジスタの接続経路を切換えることによ
り、半導体記憶装置内部においてデータ再配列を行なう
ことが可能となり、複雑な構成の外部装置を設けること
なく容易にデータ再編成等の処理を高速で行なうことの
できる半導体記憶装置を得ることができる。
り、半導体記憶装置内部においてデータ再配列を行なう
ことが可能となり、複雑な構成の外部装置を設けること
なく容易にデータ再編成等の処理を高速で行なうことの
できる半導体記憶装置を得ることができる。
さらに、この半導体記憶装置を画像処理メモリセルとし
て用いた場合、出力画素データの再配列が容易に実現さ
れるため、表示画像の濃淡または色などの色調を容易に
変更することが可能となる、処理性能に優れた画像処理
メモリを得ることができる。
て用いた場合、出力画素データの再配列が容易に実現さ
れるため、表示画像の濃淡または色などの色調を容易に
変更することが可能となる、処理性能に優れた画像処理
メモリを得ることができる。
第１図はこの発明の一実施例である半導体記憶装置の全
体の構成を概略的に示す図である。第２図は第１図に示
す半導体記憶装置の要部の構成を示す図である。第３図
は第１図および第２図に示す半導体記憶装置におけるリ
ード転送サイクルの動作を示す信号波形図である。第４
図は第１図および第２図に示す半導体記憶装置のライト
転送サイクル動作を示す信号波形図である。第５図は第
１図および第２図に示す半導体記憶装置における内部転
送制御信号を発生するための回路構成の一例を概略的に
示す図である。第６図はこの発明の他の実施例である半
導体記憶装置の全体の構成を概略機に示す図である。第
７図はこの発明のさらに他の実施例である半導体記憶装
置の全体の構成を概略的に示す図である。第８図は従来
の半導体記憶装置の全体の構成を概略的に示す図である
。 第９図は従来の半導体記憶装置におけるリード転送サイ
クル動作を示す信号波形図である。第１０図は従来の半
導体記憶装置におけるライト転送サイクル動作を示す信
号波形図である。 図において、８ａ 〜８ｄ，８ａ’ 〜８ｄ’ は転送
ケート、９ａ〜９ｄはデータ・レジスタ、２２ａ，２２
ｂは入力専用データ・レジスタ、２３ａ，２３ｂはライ
ト転送を行なうための転送ゲート、２８ａ， ２８ｂ
はリード転送専用転送ゲート、２９ａ，２９ｂは出力専
用データ・レジスタ、１００ａ〜１００ｄメモリセルア
レイである。 なお、図中、同一符号は同一または相当部分を示す。
体の構成を概略的に示す図である。第２図は第１図に示
す半導体記憶装置の要部の構成を示す図である。第３図
は第１図および第２図に示す半導体記憶装置におけるリ
ード転送サイクルの動作を示す信号波形図である。第４
図は第１図および第２図に示す半導体記憶装置のライト
転送サイクル動作を示す信号波形図である。第５図は第
１図および第２図に示す半導体記憶装置における内部転
送制御信号を発生するための回路構成の一例を概略的に
示す図である。第６図はこの発明の他の実施例である半
導体記憶装置の全体の構成を概略機に示す図である。第
７図はこの発明のさらに他の実施例である半導体記憶装
置の全体の構成を概略的に示す図である。第８図は従来
の半導体記憶装置の全体の構成を概略的に示す図である
。 第９図は従来の半導体記憶装置におけるリード転送サイ
クル動作を示す信号波形図である。第１０図は従来の半
導体記憶装置におけるライト転送サイクル動作を示す信
号波形図である。 図において、８ａ 〜８ｄ，８ａ’ 〜８ｄ’ は転送
ケート、９ａ〜９ｄはデータ・レジスタ、２２ａ，２２
ｂは入力専用データ・レジスタ、２３ａ，２３ｂはライ
ト転送を行なうための転送ゲート、２８ａ， ２８ｂ
はリード転送専用転送ゲート、２９ａ，２９ｂは出力専
用データ・レジスタ、１００ａ〜１００ｄメモリセルア
レイである。 なお、図中、同一符号は同一または相当部分を示す。
Claims (1)
- 【特許請求の範囲】 各々が複数の行および列からなるマトリクス状に配列さ
れた複数のメモリセルを有する複数のメモリセルアレイ
を含む半導体記憶装置であって、前記複数のメモリセル
アレイの各々に対して設けられ、前記メモリセルマトリ
クスの１行のメモリセルとデータの授受が可能な記憶容
量を備える複数のレジスタ手段、および 前記複数のレジスタ手段の各々に対応して設けられ、対
応のレジスタ手段を少なくとも２つのメモリセルアレイ
に結合する手段を備え、前記結合手段は、転送先指示信
号に応答して、対応のレジスタ手段を前記少なくとも２
つのメモリセルアレイのうちの１つに選択的に結合し、
結合されたメモリセルアレイとレジスタ手段との間での
データ転送を可能にする手段を含む、半導体記憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2011496A JP2880547B2 (ja) | 1990-01-19 | 1990-01-19 | 半導体記憶装置 |
| DE4022149A DE4022149A1 (de) | 1990-01-19 | 1990-07-12 | Halbleiterspeichereinrichtung und betriebsverfahren fuer diese |
| KR1019900018940A KR940006362B1 (ko) | 1990-01-19 | 1990-11-22 | 반도체 기억장치와 그 동작방법 |
| US08/282,763 US5566371A (en) | 1990-01-19 | 1994-07-29 | Semiconductor memory device capable of data transfer between memory arrays coupled to different data pins and operating method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2011496A JP2880547B2 (ja) | 1990-01-19 | 1990-01-19 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03216888A true JPH03216888A (ja) | 1991-09-24 |
| JP2880547B2 JP2880547B2 (ja) | 1999-04-12 |
Family
ID=11779640
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2011496A Expired - Fee Related JP2880547B2 (ja) | 1990-01-19 | 1990-01-19 | 半導体記憶装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5566371A (ja) |
| JP (1) | JP2880547B2 (ja) |
| KR (1) | KR940006362B1 (ja) |
| DE (1) | DE4022149A1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05151769A (ja) * | 1991-11-28 | 1993-06-18 | Mitsubishi Electric Corp | マルチポートメモリ |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05225774A (ja) * | 1992-02-13 | 1993-09-03 | Mitsubishi Electric Corp | マルチポート半導体記憶装置 |
| EP0681279B1 (en) * | 1994-05-03 | 2001-07-18 | Sun Microsystems, Inc. | Frame buffer random access memory and system |
| KR0142962B1 (ko) * | 1995-05-12 | 1998-08-17 | 김광호 | 계급적 컬럼선택라인구조를 가지는 반도체 메모리 장치 |
| JPH08315567A (ja) * | 1995-05-22 | 1996-11-29 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH09134590A (ja) * | 1995-09-04 | 1997-05-20 | Mitsubishi Electric Corp | 半導体記憶回路装置及びその設計装置 |
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| US4974199A (en) * | 1984-06-28 | 1990-11-27 | Westinghouse Electric Corp. | Digital IC-microcomputer interface |
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-
1990
- 1990-01-19 JP JP2011496A patent/JP2880547B2/ja not_active Expired - Fee Related
- 1990-07-12 DE DE4022149A patent/DE4022149A1/de active Granted
- 1990-11-22 KR KR1019900018940A patent/KR940006362B1/ko not_active Expired - Fee Related
-
1994
- 1994-07-29 US US08/282,763 patent/US5566371A/en not_active Expired - Lifetime
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05151769A (ja) * | 1991-11-28 | 1993-06-18 | Mitsubishi Electric Corp | マルチポートメモリ |
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| KR940006362B1 (ko) | 1994-07-18 |
| KR910014937A (ko) | 1991-08-31 |
| US5566371A (en) | 1996-10-15 |
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| DE4022149A1 (de) | 1991-07-25 |
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