JPS6376481A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置とその製造方法に係、す、特に高耐
圧化、及び超高速動作化に好適な超微細ＭＯ５型電界効
果トランジスタに関する。

〔従来の技術〕

通常構造ＭＯ８型電界効果トランジスタ（以降単にトラ
ンジスタと略記する）のソース・ドレイン拡散領域底面
に絶縁膜を設けることにより拡散層容量を低減化し、動
作速度を改善する手法は実開昭５６−１０８２６９号、
及び特願昭６０−７８３５６号として出願されており公
知である。後者の公知例の主構造を第２図に示す０図に
於てｐ型シリコン基板１表面上にゲート絶縁膜３．ゲー
ト電極４．ゲート層間絶縁膜５．ゲート側壁絶縁膜６１
．ソース・シリサイド層１３．ソース金属電極１６．ド
レイン・シリサイド層１４．ドレイン金属電極１７゜表
面安定化絶縁膜１５等で構成されている。シリコン基板
１内部にはフィルド絶縁膜２．多結晶シリコン膜による
ソース引出し電極゛９及びドレイン引出し電極１０．各
引出し電極をシリコン基板より分離する厚い埋込み絶縁
膜７１．各引出し電極９．１０を不純物拡散源として形
成されたＮ型ソース拡散領域１１１及びＮ型ドレイン拡
散領域１２１等が構成されている。埋込み絶縁膜７１が
シリコン酸化膜（以降５ｉＯｚと称する）で構成される
場合、不純物濃度Ｉ　Ｘ　１０１８ｃｍ−”のシリコン
基板ｌ内に形成されたｎ＋　ｐ拡散層接合における単位
面積当りの容量は５０ｎｍ厚５ｉＯｚ膜容量とほぼ等し
い為、埋込み絶縁膜７１の膜厚を３００ｎｍに設定した
第２図のごときトランジスタに於ては通常トランジスタ
に比してソース・ドレイン拡散層底面容量を約１７６に
低減できる。したがって１通常トランジスタより高速動
作が可能となる利点を有している。

〔発明が解決しようとする問題点〕

ソース・ドレイン拡散層が引出し電極とその下部の埋込
み絶縁膜で置換えられた第２図のごとき構造を有するト
ランジスタは接合容量の低減の観点から高速動作が可能
となるが、トランジスタの微細化に伴う諸限界の克服の
点については配慮がなされていない、チャネル長が１μ
ｍ以下の超微細化トランジスタに於ては電崩降服現象、
又はパンチスルー現象に基づくソース・ドレイン間耐圧
の低下、及びドレイン強電界による空乏層の２次元分布
により、閾電圧値が低下するいわゆる短チヤネル効果、
等の基本的問題が生ずることはよく知られている。しか
るに上記の諸問題の克服に関し第２図のごとき従来のト
ランジスタは何ら有効でなく、超微細トランジスタとし
ては不適当である。すなわち、同一寸法トランジスタと
しての比較に於ては寄生容量の低減により相対的に高速
化は図れるものの、寸法の微細化による電流、又は利得
の増大に基づく高速化は達成できない。

本発明の目的はソース・ドレイン寄生容量の低減化を図
りつつ、さらにソース・ドレイン間耐圧の向上や短チヤ
ネル効果が改善された超微細トランジスタ及びその製造
方法を提供することにある。

本発明の他の目的は単体トランジスタの超微細化、高性
能化にとどまらず、インバータ回路のごときトランジス
タが組合された半導体装置に関し、その一体化構造を提
供することにある。

〔問題点を解決するための手段〕

本発明は超微細トランジスタの高耐圧化を検討する過程
に於て、ゲート電極直下の極浅い領域を除いたドレイン
接合側面部に厚い５ｉＯｚ膜を構成し、接合内部の拡散
層領域の電流径路を確保する様に深く構成すれば、パン
チスル耐圧の向上と電流利得の改善に極めて有効である
事を解析的に見出した事実に基づく、上記構成を実現す
る為にはゲート電極下部の半導体基板内に制御性よく５
ｉＯｚ膜を埋込む手法が要求される。上記手法として本
発明に於てはイオン打込みによる単結晶基板の選択的非
晶質化と非晶質領域の選択除去現象を用いてゲート電極
端と整合してゲート電極下部の半導体基板内部に空孔を
設けた。上記空孔のゲート下部部分に５ｉＯｚ膜を埋込
むことにより上記構成は達成される。尚、非晶質層の選
択除去には熱燐酸溶液を用いたが、上記は本発明に関連
して新たに見出したものである。

【作用〕

ゲート長が０．５μｍ以下の超微細トランジスタの高耐
圧、高利得化を本発明に基づいて実現する場合、ゲート
電極下で埋込み５ｉＯｚ上の半導体層の膜厚さ、及び埋
込み５ｉｆｔ膜のドレイン電界方向の厚さが耐圧特性に
重大な影響を及ぼす。

本発明構造に関する特性解析によれば、高耐圧特性の達
成の為には半導体基板表面部から埋込みＳ　ｉ　Ｏｘ膜
領領域での間隔、すなわち、電流の主径路でチャネルが
形成される半導体表面部は１１００ｎ以下でチャネル厚
さ以上に制御すること、ソース側及びドレイン側からゲ
ート電極下部に延在される埋込みＳｉＯｘ膜が接触しな
い程度になるべく厚く構成することなどが要求されるこ
とが明らかになった。尚、ソース、ドレイン埋込み５ｉ
Ｏｉ膜が接し、埋込み５ｉｎｓ膜によってチャネル領域
が半導体基板より隔離された構成に於ては基板電位が固
定されない為、高速動作時に過渡現象が生じ誤動作を起
すことがあり好ましくない。

上記の特性解析に基づく素子構造を実現する上で、半導
体基板内部にＳｉｏ２．を埋込み１表面領域は単結晶性
を保持する手法が必須である。イオン打込みによる非晶
質層の形成は被打込み基板、打込みイオン種、打込み量
、加速エネルギによす決定され、制御性、再現性共断然
優れている１表面領域の単結晶性を保持したまま深部を
非晶質化することも容易であり、従って非晶質領域だけ
を選択的に除去できれば極薄の単結晶層を表面部分に制
御性よく残置したまま下部に５ｉＯｚ膜を埋込む事がで
きる０本発明に於ては非晶質層が熱燐酸溶液で極めて選
択性よく除去できる事を見出し。

上記構造を実現することが可能となった。尚、イオン打
込みにより形成される非晶質領域はマスク端から水滴状
にマスク内部に拡がる特性を有し、鋭角形状にはならな
い、したがって非晶質領域界面の欠陥層を除去しさえす
ればその後の熱工程に於ても結晶欠陥発生等の不良を生
ずる心配がない。

さらに非晶質層形成後、同領域は完全に除去するため、
イオン打込み種として何を用いても後工程に影響を残す
こともない。

〔実施例〕

以下、本発明を実施例によってさらに詳細に説明する。

説明の都合上、図面をもって説明するが要部が拡大して
示されているので注意を要する。

また、説明を簡明にするため各部の材質、半導体層の導
電型を規定して述べるが材質、導電型はこれに限定され
るものでないことは言うまでもない。

実施例１ 第３図（Ａ）〜（Ｅ）は本発明の第１の実施例を製造工
程順に示す断面図である。Ｐ型シリコン基板１の所定領
域に公知の素子間分離技術を用いてフィルド酸化膜２を
形成した後、約１５ｎｍ厚のシリコン酸化膜３を熱酸化
法により形成し、続いてシリコン薄膜を形成する。シリ
コン薄膜にはＰ　ＯＣＱ　ａを拡散源とする熱拡散によ
り燐の高濃度拡散を行ない、しかる後、燐が僅かに添加
されたシリコン酸化膜、及びシリコン窒化膜を逐次堆積
した。続いて、シリコン薄膜、シリコン酸化膜。

シリコン窒化膜からなる重合せ膜を公知の写真蝕刻法に
より加工し、ゲート電極４及びゲート保護絶縁膜５及び
１８を形成した。次に全面にシリコン窒化１１ｆｆ１９
を形成した。この状態に於て、砒素イオンを加速エネル
ギ１０００ＫｅＶ　、注入量５Ｘ１０”ｅｍ−２の条件
でイオン打込みを施した。上記条件のイオン打込みによ
り表面から０．２μｍ深さまでは単結晶性を示し、その
下部に０．８μｍ厚さで非晶質層２０が形成される（第
３図（Ａ））。

この状態より０．５μｍ厚のシリコン酸化膜をモノシラ
ン（ＳｉＨａ）の低温化学気相反応により堆積した後、
スパッタリングエッチ法によりシリコン基板１表面と垂
直方向にのみエツチングしてゲート側壁絶縁膜２１をゲ
ート電極４の側壁にのみ残置した。尚、ゲート側壁絶縁
膜は非晶質層２０の結晶性回復が無視される５００℃以
下の低温で形成されることが望ましく、従ってスパッタ
法、蒸気法、塗布法等の他の手法や、他の絶縁膜を用い
てもよい６次にゲート側壁絶縁膜２１をマスクにしてシ
リコン窒化膜１９．ゲート絶縁＠３゜及び単結晶シリコ
ン基板１の表面近傍領域をスパッタエツチング法により
除去した。続いて、上記工程により露出された非晶質層
１９を１６０℃に加熱された燐酸（Ｈ３ＰＯ３）溶液に
より選択的に除去した。非晶質層１９と単結晶シリコン
基板１の界面に薄く分布しているイオン打込み工程に基
づく結晶欠陥層も弗硝酸溶液で軽くエツチングし除去し
た（第３図（Ｂ））。

第３図（Ｂ）の状態よりゲート側壁絶縁膜２１を除去し
た後、シリコン窒化膜１９で覆われていないシリコン基
板１表面を選択的に酸化し、埋込み絶縁膜７２を形成し
た。しかる後、埋込み絶縁膜７２により形成された凹部
を埋めるごとく厚い多結晶シリコン膜（又は非晶膜シリ
コン膜）を堆積してから埋込み絶縁膜７２面が露出する
まで反応性スパッタエツチング法により除去して、ソー
ス引出し電極９及びドレイン引出し電極１０を残置形成
する（第３図（Ｃ））。

第３図（Ｃ）の状態において、シリコン酸化膜で構成さ
れるゲート保護絶縁膜５をマスクにして露出しているシ
リコン窒化膜１９．ゲート絶縁膜３、及びゲート側壁下
部のシリコン基板１表面部分をシリコン基板１表面と垂
直方向にのみエツチングし、ゲート電極４端と自己整合
的に埋込み絶縁膜７２表面を露出させる。この状態より
露出された埋込み絶縁膜７２を垂直方向にエツチングし
。

下地の多結晶シリコン膜面が露出したところでエツチン
グを停止する１次にシリコン窒化膜１９を除去してから
、８００℃の低温湿式熱酸化を施し、燐が高濃度に導入
されているゲート電極４の側壁及び上面部に厚いシリコ
ン酸化膜を形成し、ゲート保護絶縁膜５１とした。この
工程でゲート側壁下部で露出されているシリコン基板面
、ソース引出し電極９．及びドレイン引出し電極１０表
面部にも薄い酸化膜が形成されるが、上記領域上の薄い
酸化膜は除去する。この状態より、再び多結晶シリコン
膜（又は非晶質シリコン膜）を全面に厚く堆積してから
、平坦化エツチングを施し、ソース引出し電極９上及び
ドレイン引出し電極１０上に各々第２のソース引出し電
極９１及び第２のドレイン引出し電極１０１を選択的に
残置させた。

続いてソース引出し電極９，９１．ドレイン引出し電極
１０，１０１に砒素イオンを打込み、その活性化と拡散
の為の熱処理によりソース接合領域１１とドレイン接合
領域１２をシリコン基板１内に形成した。ソース引出し
電極９，９１及びドレイン引出し電極１０，１０１内に
於ける不純物拡散速度は単結晶シリコン基板内に比べて
極めて速く、したがって上記の各引出し電極内での砒素
濃度はほぼ均一分布となる。上記各引出し電極内での砒
素濃度は３　Ｘ　１０　”ｃｍ−”となる様に砒素イオ
ン打込み量を設定した。またソース接合領域１１、及び
ドレイン接合領域にも埋込み絶縁膜１２上にのみ設定さ
れる様にシリコン基板内への接合部がりを０．１μｍ程
度に設定したく第３図（Ｄ））。

次にソース引出し電極９１．及びドレイン引出し電極１
０１上に公知のシリサイド化技術を用いてチタニウム（
Ｔｉ）のシリサイド層を選択的に形成しソースシリサイ
ド電極１３及びドレインシリサイド電極１４とした。続
いて公知の表面安定化技術に基づいて燐がわずかに添加
されているシリコン酸化膜を堆積し１表面安定（Ｅ絶縁
膜１５とした。さらに公知の電極配線形成技術に基づい
て。

表面安定化絶縁ｖＡ１５の所望領域への開孔とアルミニ
ウム（ＡΩ）膜によりソース金属電極１６゜ドレイン金
属電極１７を含む配線、及び電極を構成した（第３図（
Ｅ））。

上記の製造工程を経て製造された半導体装置に於て、ゲ
ート電極４下部に構成されるソース・ドレイン接合はチ
ャネルとの接合部を除いて埋込み絶縁膜７２で置換えら
れており、かつその領域は非晶質層形成イオン打込み条
件と熱酸化による埋込み絶縁膜の形成膜厚により決定さ
れる。バードビークやバードヘッドと通称されるごとき
選択酸化特有の酸化膜成長とも無縁である。従ってシリ
コン基板１内に構成されるソース・ドレイン接合領域１
１及び［２を極めて晴度よく、かつ極めて薄く制御する
ことができる。本実施例に基づき製造された半導体装置
、実効チャネル長が０．３μｍの超微細トランジスタに
於て、埋込み絶ａｌｌｆｆ１０の膜厚を制御し埋込み絶
ａ膜上の単結晶シリコン層厚が０．１５．０．１，０．
０５．及び０．０１μｍとなる様に設定し、上記薄い単
結晶シリコン上部にソース接合領域１１及びドレイン接
合領域１２を設置した。上記、各種の薄い単結晶シリコ
ン層を有するトランジスタのパンチスル耐圧を測定した
ところ、各々３．５．６．１０及び１３Ｖと単結晶シリ
コン厚層が薄くなるほど高耐圧化の傾向が見られた。し
かしながら０．１５μｍ厚の単結晶シリコン層のトラン
ジスタに関しては埋込み絶縁膜７２のない通常構造トラ
ンジスタのバンチスル耐圧と差異はなく、単結晶シリコ
ン層厚は０．１μｍ以下の極薄であることが望ましいこ
とが判明した。上記傾向は埋込み絶縁膜１２の膜厚を厚
く構成する方向と一致しており、従ってソース・ドレイ
ン容量の低減効果を増長する好ましいものである。さら
に埋込み絶縁膜１２上の単結晶シリコン層厚が０．０５
μｍ以下の本実施例に基づくトランジスタに於ては実効
チャネル長の短少化と共に閾電圧値が低下する。いわゆ
る短チヤネル効果もほとんど見られなかった。短チヤネ
ル効果の解消、及びパンチスル耐圧の゛向上特性はドレ
イン強電界がトレイン接合側底部部分では埋込み絶縁膜
１２と抑制され、いわゆる二次元効果が解消されたため
と考えられる。

実施例２ 第４図（Ａ）乃至（Ｃ）及び第１図は本発明の第２の実
施例を製造工程順に示した断面図である。

前記第１の実施例に於て、ゲート電極４．ゲート保護絶
縁１１１１５の形成の後、ゲート保脛絶縁膜５をマスク
にしてシリコン基板１を０．０５μｍ厚さだけ垂直エツ
チングを施し、全面に薄いシリコン窒化膜１９を形成し
た。シリコン窒化膜１９は薄いシリコン酸化膜をシリコ
ン窒化膜の重合せ膜であってもよい、上記のシリコン窒
化膜１９を基板と垂直方向にのみエツチングし、ゲート
電極４側壁、及びゲート電極４側壁下部のシリコン基板
１側面にのみ選択的に残置させた。この状態よりＡｓを
１５０ＫｅＶの加速エネルギ、Ｉ　Ｘ　１０　”ｃｍ−
”の注入量の条件でイオン打込みし非晶質層２０を形成
したく第４図（Ａ）’）。

この状態より、上記第１の実施例に従い非晶質層２０を
選択的に除去した後、露出されたシリコン基板１面に薄
い酸化膜を熱酸化膜法により形成し、続いてテトラエト
キシシラン（Ｓｉ（ＯＣｚＨｓ）ａ）の化学気相反応に
より厚いシリコン酸化膜を全面に堆積した。堆積された
シリコン酸化膜を基板１表面と垂直方向のエツチングに
よりゲート電極４直下で非晶質層２０が除去された凹部
にのみ残置される様に処置し埋込み絶縁膜７を形成した
。この状態で露出されているシリコン基板面を熱酸化し
、底面絶縁膜８を形成した。しかる後、前記第１の実施
例に従いソース引出し電極（１）９、及びドレイン引出
し電極１０を形成した（第４図（Ｂ））。

第４図（Ｂ）の状態に於て、ゲート電極４側壁のシリコ
ン窒化膜を除去した後、前記第１の実施例に従って低温
湿式酸化法によりゲート電極４の側壁部に厚いシリコン
酸化膜を形成し、ゲート側壁絶縁膜６とした。この工程
中に露出されたシリコン基板面に形成される薄いシリコ
ン酸化膜を除去した後、前記第１の実施例に基づいてソ
ース引出し電極９１及びドレイン引出し電極１０１を形
成した（第４図（Ｃ））。

しかる後、前記第１の実施例に基づきソース接合領域１
１．及びドレイン接合領域１２．ソースシリコンサイド
電極１３．ドレインシリサイド電極１４９表面安定化絶
縁膜１５．及びソース金属電極１６．ドレイン金属電極
１７を含む所望の電極及び配線層を構成した（第１図）
。

上記の製造工程を経て製造された半導体装置は埋込み絶
縁１［７と底面絶縁膜８が別工程により独立に構成され
る為、埋込み絶縁膜７のゲート電極４下部への横方向拡
がりを前記第１の実施例に比べてさらに自由に制御する
ことができる。尚、本発明の特許請求の範囲第２項に於
て、ゲート電極下部領域の第２の絶縁膜すなわち埋込み
絶縁膜７の厚さの定義は埋込み絶縁膜７の横方向拡がり
成分で表わすものである。本実施例に基づき、実効チャ
ネル長が０．３μｍ、埋込み絶縁膜７上の単結晶シリコ
ン層厚が０．０７５μｍの超微細トランジスタを埋込み
絶縁膜７の膜厚（横方向膜厚）を種々制御して製造し、
そのバンチスル耐圧を測定した。埋込み絶縁膜７の膜厚
が０．１，０．２及び０．３μｍの各素子のパンチスル
耐圧は膜厚の増加と共に上昇し、各々５．５．８及び１
０．５Ｖとなった、すなわち、本実施例に基づけば、底
面絶縁膜８膜厚と独立に埋込み絶縁膜７膜厚を厚く設定
でき、したがってパンチスル耐圧の向上を容易に達成す
ることができる。さらに底面絶縁膜８と埋込み絶縁膜７
の各膜厚を独立に設定させる手法として本実施例に於て
は埋込み絶縁膜７を薄い熱酸化膜と化学気相反応による
堆積膜の重合せ膜により構成している。したがって厚い
絶縁膜を熱酸化法により形成させる時に生ずるごとき長
時間の高温熱処理や、厚い熱酸化膜の形成に基づく体積
膨張をさける事ができる。このため、製造工程中の結晶
欠陥の発生等を極力低減させることも可能となった。

〔発明の効果〕

本発明に基づけばソース・ドレイン接合の不必要部分を
ほとんど埋込み絶縁膜で置換えられるので寄生容量を低
減化できるが、さらに超微細トランジスタの高パンチス
ル耐圧化、及び短チヤネル効果の解消など超微細トラン
ジスタの高耐圧・大電流化を達成できるので真の意味で
半導体装置の高速化を実現できる効果がある。さらに本
発明によれば上記効果を達成する為の埋込み絶縁膜の構
成をイオン打込みの条件と酸化膜形成膜厚のみで制御で
きるので制御性、及び再現性が極めて優れている。

尚、前記した各実施例に於て、説明の都合上。

一種類の製造条件を定量化して説明したがそれらは単な
る一例であり、他の製造条件に基づいても本発明の精神
を逸脱しない。

【図面の簡単な説明】

第１図は本発明の代表例を示す図で第２の実施例の半導
体装置の断面を示す図、第２図は従来の半導体装置の断
面を示す図、第３図（Ａ）乃至（Ｅ）は本発明の第１の
実施例を製造工程順に示す図、第４図（Ａ）乃至（９）
は本発明の第２の噛３凹 （ハ） 稟　４　口 （Ｃ）

Claims (1)

1. 【特許請求の範囲】 １、半導体基板の主表面上に第１の絶縁膜を介して構成
   されたゲート電極と、該ゲート電極端と自己整合で、か
   つゲート電極下部まで延在され半導体基板内に埋込まれ
   た第２の絶縁膜とを有し、該第２の絶縁膜上部でかつゲ
   ート電極下部領域内の半導体基板内にのみソースまたは
   ドレイン接合が設けられていることを特徴とする半導体
   装置。 ２、特許請求の範囲第１項記載の半導体装置に於て、ソ
   ースまたはドレイン引出し電極下部に延在する該第２の
   絶縁膜の厚さは、ゲート電極下部領域の該第２の絶縁膜
   厚より厚く構成されていることを特徴とする半導体装置
   。 ３、特許請求の範囲第１項または第２項記載の半導体装
   置に於て、第１の絶縁膜と第２の絶縁膜で挾まれた半導
   体基板の厚さは１００ｎｍ乃至１０ｎｍで構成されるこ
   とを特徴とする半導体装置。 ４、半導体基板の主表面上に第１の絶縁膜を形成する工
   程、該第１の絶縁膜上にゲート電極を形成する工程、該
   ゲート電極をマスク材の一部として半導体基板内で打込
   み量の最大値を有し、かつ打込み領域が非晶質になる条
   件でイオン打込みを行う工程、該非晶質領域に達するご
   とく第１の絶縁膜、及び半導体基板の所望領域に開孔を
   施す工程、非晶質領域を選択的に除去する工程、該選択
   除去領域の少なくとも一部に第２の絶縁膜を形成する工
   程、該第２の絶縁膜上の一部に不純物が導入された半導
   体薄膜、又は金属硅化膜、あるいは高融点金属膜の単層
   膜、又は多層膜を形成する工程、を有することを特徴と
   する半導体装置の製造方法。