JPH07273183A

JPH07273183A - 半導体装置とその製造方法

Info

Publication number: JPH07273183A
Application number: JP6185594A
Authority: JP
Inventors: Takayo Hachitani; 貴世蜂谷
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1994-03-31
Filing date: 1994-03-31
Publication date: 1995-10-20

Abstract

(57)【要約】【構成】本発明においては、素子分離用の絶縁膜４１
を形成する前に、半導体基板１１上の絶縁膜表面上に形
成される所定の膜を、素子分離用の溝の周囲に逆テーパ
形状に形成する。これにより後に形成される素子分離用
の絶縁膜は、溝の上部の半導体基板のエッジ部を覆い、
さらに半導体基板表面上で順テーパ形状に形成される。【効果】本発明においては、素子分離用の絶縁膜は半
導体基板表面上で順テーパ形状に形成される。このた
め、後のゲート電極形成用の多結晶シリコン膜のエッチ
ングの際に、素子分離用の絶縁膜と半導体基板との段差
部に電極材が残ることがなくなる。よって、従来問題と
なっていた電極材の残りによる絶縁破壊がなく、ゲート
電極間の耐圧を向上させ、素子の信頼性を向上させるこ
とができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体装置とその製造方
法、特に素子分離用絶縁膜とその形成方法に関する。

【０００２】

【従来の技術】トランジスタやメモリなど半導体装置を
製造する場合、その個々の素子を絶縁分離するため素子
間に素子分離領域を形成することが行われている。この
素子分離領域としては、素子形成前に半導体基板上に選
択酸化法によって酸化膜を形成する方法や半導体基板に
所定の深さの溝を形成し、その溝内に酸化膜を形成する
方法などがある。半導体基板に溝を形成し酸化膜をその
溝内に絶縁膜を埋め込む技術は、ＬＳＩの製造の全般に
わたって広く用いられている技術である。

【０００３】ここで従来のトレンチ素子分離の形成方法
について説明する。まず、図９に示すように、トランジ
スタ等の素子が形成されていない半導体基板９１の表面
上に、絶縁膜として第一の酸化膜９２を形成する。次に
この第一の酸化膜９２表面上に多結晶シリコン膜９３を
堆積し、レジストを塗布するためさらにこの表面上に第
二の酸化膜９４を形成する。この第二の酸化膜９４表面
上にレジスト９５を塗布し、このレジスト９５をパター
ニングし、これをマスクとして、多結晶シリコン膜９３
と第二の酸化膜９４を異方性エッチングによりエッチン
グする。

【０００４】続いて図１０に示すように、マスクに用い
たレジスト９５をアッシングにより除去し、次に多結晶
シリコン膜９３をＣＤＥ(Chemical Dry Etching)法によ
り所定の位置までエッチングし後退させる。次にエッチ
ングされた第二の酸化膜９４をマスクとして、異方性エ
ッチングにより第一の酸化膜９２をエッチングし、次に
半導体基板９１に所定の深さを持つ溝を開孔する。以上
の工程により半導体基板に素子分離用の溝が形成され
る。

【０００５】続いて図１１に示すように、溝の内部を埋
め、多結晶シリコン膜９３の上部表面と同じ高さまでＣ
ＶＤ(Chemical Vapour Deposition)法によって酸化膜１
１１を形成する。この酸化膜１１１が素子分離用の絶縁
膜となる。次にゲート電極を形成するために、第一及び
第二の酸化膜９２、９４と多結晶シリコン膜９３を剥離
し、ゲート酸化膜１１２を半導体基板９１上に新たに形
成する。次に半導体基板９１上の酸化膜１１２の表面上
と素子分離用の酸化膜１１１の表面上に、所望のゲート
電極の膜厚で多結晶シリコン膜１１３を堆積する。次に
ゲート電極を形成するために、ゲート電極の形成予定領
域にレジストが残るように、レジストのパターン１１４
を形成する。

【０００６】続いて図１２に示すように、レジストのパ
ターン１１４をマスクとして、ゲート電極を形成するた
めに多結晶シリコン膜１１３をエッチングし、ゲート電
極のパターン１２２を形成する。次に、レジストのパタ
ーン１１４をアッシングにより除去する。以上の工程に
より素子分離用の酸化膜とゲート電極が形成される。

【０００７】

【発明が解決しようとする課題】上記のような従来の製
造方法においては、図１２のように溝の上部の半導体基
板のエッジ部を保護するため、溝内に埋め込まれる酸化
膜を溝の外側の半導体基板上まで形成し、基板のエッジ
部を酸化膜で覆う方法がとられている。しかしながら、
この方法を用いた場合、ゲート電極を形成するために多
結晶シリコン膜をエッチングする際に、溝の外側に半導
体基板のエッジ部を覆って形成された素子分離用の酸化
膜と半導体基板表面とに存在する段差部に、多結晶シリ
コン膜の一部が除去されずに残ってしまうという問題点
がある。この電極材の残りである多結晶シリコンは素子
分離用の絶縁膜の周囲に残ることとなり、素子分離領域
を挟んでこの両側に位置するゲート電極間の絶縁破壊を
誘発する原因となり、ゲート電極間の耐圧を著しく低下
させるという問題点がある。

【０００８】

【課題を解決するための手段】上記の様な問題点を踏ま
え、本発明においては素子分離用の絶縁膜を形成する前
に、半導体基板上の絶縁膜表面上に形成される所定の膜
を、素子分離用の溝の周囲に逆テーパ形状に形成する。
これにより後に形成される素子分離用の絶縁膜は、溝の
上部の半導体基板のエッジ部を覆い、さらに半導体基板
表面上で順テーパ形状に形成される。これにより、半導
体基板のエッジ部を覆って形成された素子分離用の絶縁
膜と半導体基板表面との間には段差がなくなり、ゲート
電極を形成するために多結晶シリコン膜をエッチングし
た際に、素子分離用の絶縁膜と半導体基板との間の部分
に電極材が残ることがなくなる。よって本発明において
は、従来問題となっていた多結晶シリコン膜の電極材の
残りによるゲート電極間の絶縁破壊をなくし、ゲート電
極間の耐圧を向上させ、素子の信頼性を向上させること
を目的とする。

【０００９】所定の膜を逆テ−パ形状にする方法として
は、所定の膜中に不純物を導入し、この不純物の種類と
その濃度の違いによるエッチングの際のエッチングレ−
トの違いを利用するものである。例えば多結晶シリコン
の等方性エッチングにおいて、多結晶シリコン膜中にＮ
型不純物であるＰが導入されている場合、不純物の導入
されていない多結晶シリコン膜に比べて、そのエッチン
グレ−トは速くなる。また多結晶シリコン膜中にＰ型不
純物であるＢが導入されている場合は、不純物の入され
ていない多結晶シリコン膜に比べエッチングレ−トは遅
くなる。そこでこの不純物の種類と濃度を制御すること
により、逆テ−パ形状の所定の膜を形成するものであ
る。

【００１０】

【作用】本発明によれば、素子分離領域の形成方法にお
いて、素子分離用の絶縁膜を形成する前に、半導体基板
上に形成されている所定の膜を、トレンチ周辺に逆テー
パ形状に形成する。これにより後の行程で形成される素
子分離用の絶縁膜は、半導体基板表面上で半導体基板の
エッジ部を覆い、さらに順テーパ形状に形成される。素
子分離用の絶縁膜が基板上で順テーパ形状に形成される
ことにより、素子分離用の絶縁膜と半導体基板との間の
段差がなくなるため、後のゲート電極を形成するために
多結晶シリコン膜をエッチングする際に、この部分に多
結晶シリコン膜が残ることがなくなる。よって本発明に
おいては、従来問題となっていた電極材の残りによるゲ
ート電極間の絶縁破壊をなくし、ゲート電極間の耐圧を
向上させ、素子の信頼性を向上させることができる。

【００１１】

【実施例】本発明における実施例を図面を参考として説
明する。図１に示すように半導体基板１１表面上に、熱
酸化により膜厚１００ｎｍの第一の酸化膜１２を形成
し、この第一の酸化膜１２表面上に減圧ＣＶＤ法によ
り、膜厚２００ｎｍで第一の多結晶シリコン膜１３を形
成する。ここでＰＯＣｌ３雰囲気で９００℃、６０分の
熱拡散により、第一の多結晶シリコン膜１３中にＮ型不
純物であるＰを拡散させる。次に、再度減圧ＣＶＤ法に
より、不純物が導入されていない第二の多結晶シリコン
膜１４を膜厚２００ｎｍで形成する。次に第二の多結晶
シリコン膜１４中にもＰを拡散させるため、８００℃、
１０分間の窒素雰囲気中で熱処理を行う。上記の方法に
より形成された多結晶シリコン膜１３及び１４中の、多
結晶シリコン膜の膜厚とＰ型不純物の濃度の関係を図８
に示す。図の横軸は多結晶シリコン膜の膜厚を表し、正
方向が半導体基板表面側である。縦軸はＰ型不純物の濃
度を表す。図のように第一及び第二の多結晶シリコン膜
１３、１４中のＰの濃度は、多結晶シリコン膜の表面側
が低く半導体基板表面側に近づくに従って高くなる。次
に、第二の多結晶シリコン膜１４上に常圧ＣＶＤ法によ
り膜厚３００ｎｍで、絶縁膜として第二の酸化膜１５を
形成する。次に、半導体基板１１に素子分離用の溝を形
成するために、リソグラフィによりレジスト１６をパタ
−ニングし、このレジストをマスクに、第二の酸化膜１
５と多結晶シリコン膜１３、１４を、異方性エッチング
によりパタ−ニングする。

【００１２】続いて図２に示すように、第一及び第二の
酸化膜１２、１５をマスクとして、多結晶シリコン膜１
３、１４を素子分離用の絶縁膜を形成する範囲までエッ
チングする。ここで多結晶シリコン膜を逆テ−パ形状に
エッチングするために、等方性エッチングによって行
う。この等方性エッチングは、ＣＤＥやウエットエッチ
ングによって行うことが可能である。多結晶シリコン膜
中のＰの不純物濃度は、半導体基板表面に近づくに従っ
て濃くなるので、エッチングレートは半導体基板表面に
近づくにつれ大きくなる。このため、半導体基板表面に
近づくほどエッチング量が多くなり、多結晶シリコン膜
を逆テーパ形状にエッチングすることができる。

【００１３】続いて図３に示すように、レジスト１６及
び第二の酸化膜１５をマスクとして、第一の酸化膜１２
を異方性エッチングによりパタ−ニングする。レジスト
１６をアッシングにより除去した後、第一の酸化膜１２
と第二の酸化膜１５をマスクとして、異方性エッチング
により半導体基板１１に素子分離用の溝３１を形成す
る。溝の幅は０．５μｍ、深さは３μｍである。

【００１４】続いて図４に示すように、半導体基板１１
に形成された素子分離用の溝３１の内部と、多結晶シリ
コン膜１４の上部表面の高さまで、これら空間部分が埋
まるように、減圧ＣＶＤ法により酸化膜４１を形成す
る。この酸化膜４１が素子分離用の絶縁膜となる。この
酸化膜４１は、逆テーパ状に形成されている多結晶シリ
コン膜１３及び１４のエッチングによってできた空間部
分に、隙間なく形成される。このため素子分離用の溝３
１の上部のエッジ部を覆い、さらに素子分離用の溝３１
の周囲に順テーパ形状となって形成される。次に、第一
及び第二の酸化膜１２、１５と多結晶シリコン膜１３及
び１４を除去し、半導体基板１１表面上にゲート酸化膜
４２を新たに形成する。

【００１５】続いて図５に示すように、ゲート電極形成
用に半導体基板１１上の酸化膜４２表面上と素子分離用
の酸化膜４１の表面上に、多結晶シリコン膜５１を所望
のゲート電極の膜厚で堆積し、ゲート電極の形成予定領
域上にレジストが残るようパターニングし、レジストの
パターン５２を形成する。次にレジストのパターン５２
をマスクとして、異方性エッチングにより多結晶シリコ
ン膜５１をエッチングし、ゲート電極を形成する。素子
分離用の絶縁膜と半導体基板との間の段差がなくなるた
め、ゲート電極を形成するために多結晶シリコン膜をエ
ッチングする際に、ゲート電極部分以外の多結晶シリコ
ン膜を完全に除去することが可能となり、多結晶シリコ
ン膜が残ることがなくなる。

【００１６】続いて、多結晶シリコン膜中のＰ及びＢの
不純物濃度とエッチングレートの関係を図６に示す。Ｐ
及びＢのエッチング方法や条件は同様のものである。図
の横軸は不純物濃度、縦軸はエッチングレートを示す。
図のようにＰが導入されている多結晶シリコン膜の場
合、その濃度が高くなるに従ってエッチングレートは速
くなる。一方、Ｂが導入されている多結晶シリコン膜の
場合、その濃度が高くなるに従って、エッチングレート
は遅くなる。

【００１７】多結晶シリコン膜に不純物を導入し、その
不純物の種類と濃度の差によってエッチングレートを変
える方法としては、図６より図７（ａ）〜（ｃ）のよう
な三通りの不純物のプロファイルが考えられる。ここで
図の横軸は多結晶シリコン膜の膜厚を表し、縦軸は不純
物濃度を表す。膜厚は正方向が本実施例の場合の半導体
基板表面側とする。また、不純物濃度は負の方向がＮ
型、正の方向がＰ型の濃度を表すものとする。また不純
物の種類としてはＮ型不純物はＰやＡｓ、Ｐ型不純物は
Ｂを用いることができる。図７（ａ）のパターンは不純
物がＰ型のみの場合であり、不純物濃度が高いほどエッ
チングレートが遅くなるので、本発明においては、多結
晶シリコン膜の上部表面側から半導体基板表面側へ近づ
くほど、Ｐ型不純物の濃度は低くする必要がある。また
図７（ｂ）のパターンは不純物がＮ型のみの場合であ
り、不純物濃度が高いほどエッチングレートが速くなる
ので、本発明においては、多結晶シリコン膜の上部表面
側から半導体基板側へ近づくほど、Ｎ型不純物の濃度は
高くする必要がある。また、図７（ｃ）のパターンは不
純物としてＮ型及びＰ型の両方を用いる場合であり、図
７（ａ）及び（ｂ）の組み合わせとなる。本発明におい
ては、多結晶シリコン膜の半導体基板表面側にＮ型不純
物の濃度が高くなるように、多結晶シリコン膜の上部表
面側にＰ型不純物の濃度が高くなるように形成する必要
がある。

【００１８】多結晶シリコン中に不純物を導入させる方
法としては、不純物の種類によって以下第一から第七の
方法がある。第一から第三の導入方法は、Ｐ型不純物の
みを多結晶シリコン膜中に導入する方法である。第一の
導入方法としては上記の実施例に示したように、多結晶
シリコン膜を二層により形成する方法であり、まず、不
純物の導入されていない第一の多結晶シリコン膜を膜厚
２００ｎｍで半導体基板の酸化膜表面上に形成し、次に
第一の多結晶シリコン膜中にＰ型不純物が導入されるよ
うに、気相拡散を行う。続いて第一の多結晶シリコン膜
表面上に第二の多結晶シリコン膜を膜厚２００ｎｍで形
成し、熱拡散を行い、第二の多結晶シリコン膜中にも不
純物を拡散させる。

【００１９】第二の導入方法としては、あらかじめＰ型
不純物が導入された多結晶シリコン膜を膜厚２００ｎｍ
で半導体基板の酸化膜表面上にＣＶＤ法を用いて堆積
し、不純物が導入されていない第二の多結晶シリコン膜
を、第一の多結晶シリコン膜表面上に膜厚２００ｎｍで
堆積した後、固相拡散によって第二の多結晶シリコン膜
中にも不純物を拡散させる方法である。この方法によれ
ば、第一の多結晶シリコン膜は気相拡散法によって形成
することも可能である。この場合、減圧ＣＶＤ法により
第一の多結晶シリコン膜を形成する際に、ＳｉＨ₄ ガス
とＢ₂ Ｈ₆ ガスを流すことにより、Ｂが導入された第一
の多結晶シリコン膜を形成することも可能である。

【００２０】第三の導入方法としては、多結晶シリコン
膜を一層で形成するものである。多結晶シリコン膜を膜
厚４００ｎｍで半導体基板上の酸化膜表面上に形成し、
Ｂを注入エネルギー１５ｋｅＶ、ドーズ量１×１０¹⁶ａ
ｔｏｍｓ・ｃｍ^-2でイオン注入し、８００℃、１０分の
窒素雰囲気中で熱拡散を行う方法である。この方法を用
いた場合、多結晶シリコン膜を二層に形成する必要がな
いため、工程数を減少させることができる。

【００２１】第四から第六の導入方法としては、多結晶
シリコン膜中にＮ型不純物を導入する方法である。第四
の導入方法としては、多結晶シリコン膜を二層により形
成する方法である。まず、不純物の導入されていない第
一の多結晶シリコン膜を半導体基板の酸化膜表面上に膜
厚２００ｎｍで形成し、次にＮ型不純物が導入された第
二の多結晶シリコン膜を第一の多結晶シリコン膜の表面
に膜厚２００ｎｍで堆積した後、固相拡散による熱拡散
によって第一の多結晶シリコン膜中にも不純物を拡散さ
せる方法である。ここで第二の多結晶シリコン膜を気相
拡散法によって形成することも可能である。この場合、
減圧ＣＶＤ法により第二の多結晶シリコン膜を形成する
際に、ＳｉＨ₄ ガスとＰＨ₃ ガスを流すことにより、Ｐ
が導入された第一の多結晶シリコン膜を形成することも
可能である。

【００２２】第五の導入方法としては、多結晶シリコン
膜を一層で形成するものであり、多結晶シリコン膜を膜
厚４００ｎｍで半導体基板の酸化膜表面上に形成し、気
相拡散を行い、多結晶シリコン膜中にＮ型不純物を拡散
させる方法である。

【００２３】第六の導入方法としては、多結晶シリコン
膜を一層で形成するものであり、多結晶シリコン膜を膜
厚４００ｎｍで半導体基板の酸化膜表面上に形成し、Ｐ
を加速エネルギー３０ｋｅＶ、ドーズ量１×１０¹⁶ａｔ
ｏｍｓ・ｃｍ^-2でイオン注入し、８００℃、１０分の窒
素雰囲気中で熱拡散を行う方法である。この方法を用い
た場合、多結晶シリコン膜を二層に形成する必要がない
ため、工程数を減少させることができる。

【００２４】第七の導入方法としては、多結晶シリコン
膜中にＰ型及びＮ型不純物をそれぞれ導入する方法であ
る。この場合、半導体基板の酸化膜表面上に第一の多結
晶シリコン膜を膜厚２００ｎｍで形成した後に、Ｐ型不
純物を導入し、次に第一の多結晶シリコン膜表面上に第
二の多結晶シリコン膜を膜厚２００ｎｍで形成し、Ｎ型
不純物を導入する方法であり、前記実施例のように固相
拡散法、気相拡散法によって実施が可能である。またイ
オン注入法によって多結晶シリコン膜中にＰ型及びＮ型
不純物を導入する場合は、第一の多結晶シリコン膜を形
成した後に、Ｐ型不純物をイオン注入し、続いて第一の
多結晶シリコン膜表面上に第二の多結晶シリコン膜を形
成し、Ｎ型不純物をイオン注入し、その後熱拡散を行う
方法である。以上のように、本発明のように多結晶シリ
コン膜を逆テーパ形状にエッチングする場合は、多結晶
シリコン膜中に含まれる不純物の種類とその濃度を、深
さによって変えることにより所望の形状を得ることがで
きる。多結晶シリコン膜への不純物の拡散については、
上記第一から第七に示す導入方法のように多結晶シリコ
ン膜に導入する不純物の種類によって異なり、イオン注
入法、気相拡散法、固相拡散法等の方法があり、これら
イオン注入法、気相拡散法、固相拡散法等の方法を適宜
組み合わせて、種類と濃度の異なる不純物が導入された
多結晶シリコン膜を形成することも可能である。また、
本実施例においては逆テーパ形状にエッチングされる膜
として多結晶シリコン膜を用いたが、素子分離用及びゲ
ート絶縁膜として用いる絶縁膜を酸化膜とした場合、酸
化膜とエッチングレートが異なりまた不純物の種類と濃
度によってエッチングレートに差が出る材料であればよ
く、窒化膜によっても実施が可能である。また、多結晶
シリコン膜の膜厚は合計が４００ｎｍとなるように示し
たが、これに限定されるものではなく、後の工程で形成
される素子分離用の絶縁膜の形成する高さ等によって変
化してくる。

【００２５】

【発明の効果】本発明の素子分離領域の形成方法におい
ては、素子分離用の絶縁膜は半導体基板表面上で順テー
パ形状に形成される。これにより、後のゲート電極形成
用の多結晶シリコン膜のエッチングの際に、素子分離用
の絶縁膜と半導体基板との段差部に電極材が残ることが
なくなる。よって、従来問題となっていた電極材の残り
による絶縁破壊をなくし、ゲート電極間の耐圧を向上さ
せ、素子の信頼性を向上させることができる。

【図面の簡単な説明】

【図１】本実施例の製造方法を説明するための断面図。

【図２】本実施例の製造方法を説明するための断面図。

【図３】本実施例の製造方法を説明するための断面図。

【図４】本実施例の製造方法を説明するための断面図。

【図５】本実施例の製造方法を説明するための断面図。

【図６】不純物濃度とエッチングレートの関係を示す特
性図。

【図７】不純物のパターンを示す説明図。

【図８】本実施例の多結晶シリコン膜の膜厚と不純物濃
度を示す特性図。

【図９】従来の製造方法を示す断面図。

【図１０】従来の製造方法を示す断面図。

【図１１】従来の製造方法を示す断面図。

【図１２】従来の製造方法を示す断面図。

【符号の説明】

１１、９１半導体基板１２、１５、４１、４２、９２、９４、１１１、１１２
酸化膜１３、１４、５１、９３、１１３多結晶シリコン膜１６、５２、９５、１１４レジストのパターン３１素子分離用の溝４１酸化膜１２２ゲート電極

Claims

【特許請求の範囲】

【請求項１】半導体基板表面上に第一の絶縁膜を形成
する工程と、前記絶縁膜表面上に膜の厚さ方向に応じてエッチングレ
ートが異なる所定の膜を形成する工程と、前記所定の膜表面上に第二の絶縁膜を形成する工程と、前記第二の絶縁膜に開孔を形成する工程と、前記開口を通して前記所定の膜を横方向にエッチングし
前記所定の膜を逆テーパ形状にする工程と、前記開孔を通して半導体基板に所定の深さの溝を形成す
る工程と、少なくとも逆テーパ形状に形成された前記所定の膜を含
む前記溝内に第三の絶縁膜からなる素子分離領域を形成
する工程とを有することを特徴とする半導体装置の製造
方法。
【請求項２】請求項１記載の半導体装置の製造方法に
おいて、前記不純物はＰ型不純物であり、前記所定の膜の上部表
面側から前記半導体基板表面側へその濃度が低くなるよ
うに形成されることを特徴とする半導体装置の製造方
法。
【請求項３】請求項１記載の半導体装置の製造方法に
おいて、前記不純物はＮ型不純物であり、前記所定の膜の上部表
面側から前記半導体基板表面側へその濃度が高くなるよ
うに形成されることを特徴とする半導体装置の製造方
法。
【請求項４】請求項１記載の半導体装置の製造方法に
おいて、前記不純物はＰ型及びＮ型不純物であり前記Ｐ型不純物
は前記所定の膜の上部表面から前記半導体基板表面側へ
その濃度が低くなるように、前記Ｎ型不純物は前記所定
の膜の上部表面から前記半導体基板表面側へその濃度が
高くなるように形成されることを特徴とする半導体装置
の製造方法。
【請求項５】請求項２記載の半導体装置の製造方法に
おいて、前記所定の膜は、前記半導体基板表面上に不純物が導入
されていない一層目の膜を形成し、前記一層目の膜表面
上に前記Ｐ型不純物が導入されている二層目の膜を形成
し、前記一層目及び二層目の膜中に前記Ｐ不純物の拡散
が行われ形成されることを特徴とする半導体装置の製造
方法。
【請求項６】請求項３記載の半導体装置の製造方法に
おいて、前記所定の膜は、前記半導体基板表面上に前記Ｎ型不純
物が導入されている一層目の膜を形成し、前記一層目の
膜表面上に不純物が導入されていない二層目の膜を形成
し、前記一層目及び二層目前記Ｎ不純物の拡散が行われ
形成されることを特徴とする半導体装置の製造方法。
【請求項７】請求項４記載の半導体装置の製造方法に
おいて、前記所定の膜は、前記半導体基板表面上に前記Ｎ型不純
物が導入されている一層目の膜を形成し、前記一層目の
膜表面上に前記Ｐ型不純物が導入されている二層目の膜
を形成し、前記一層目及び二層目前記Ｎ不純物及びＰ型
不純物の拡散が行われ形成されることを特徴とする半導
体装置の製造方法。
【請求項８】請求項１記載の半導体装置の製造方法に
おいて、前記所定の膜は固相拡散法により不純物が導入されてい
ることを特徴とする半導体装置の製造方法。
【請求項９】請求項２、３または４記載の半導体装置
の製造方法において、前記所定の膜はイオン注入法により不純物が導入されて
いることを特徴とする半導体装置の製造方法。
【請求項１０】請求項２、３または４記載の半導体装
置の製造方法において、前記所定の膜のエッチングは
等方性エッチングにより行われることを特徴とする半導
体装置の製造方法。
【請求項１１】請求項１記載の半導体装置の製造方法
において、前記第一及び第二の絶縁膜は酸化膜であり、前記所定の
膜は多結晶シリコン膜であることを特徴とする半導体装
置の製造方法。
【請求項１２】請求項１記載の半導体装置の製造方法
において、前記第三の絶縁膜は前記所定の膜の上部表面の高さの空
間まで形成されることを特徴とする半導体装置の製造方
法。
【請求項１３】半導体基板表面上に所定の層を形成す
る工程と、前記所定の層の前記半導体基板表面に近い
側を遠い側より広く第一の溝を形成する工程と、前記第一の溝を通して前記半導体基板に所定の深さの第
二の溝を形成する工程と、前記第一と前記第二の溝内に絶縁膜を埋め素子分離領域
を形成する工程とを有することを特徴とする半導体装置
の製造方法。
【請求項１４】請求項１３記載の半導体装置の製造方
法において、前記第二の溝は前記第一の溝をマスクとして異方性エッ
チングにより形成されることを特徴とする半導体装置の
製造方法。
【請求項１５】半導体基板と、この半導体基板に形成
された複数の半導体素子と、この複数の半導体素子の間
に形成された所定の深さの溝と、この溝内を埋め前記溝
の上部を覆って形成された絶縁膜からなる素子分離領域
とを有する半導体装置において、前記素子分離領域は前記溝の上部を逆テーパ形状で覆っ
て形成されていることを特徴とする半導体装置。
【請求項１６】請求項１５記載の半導体装置におい
て、前記半導体素子は前記素子分離領域により前記半導体基
板中で電気的に分離されており、前記素子分離領域上に
形成された導電層により電気的に接続されていることを
特徴とする半導体装置。