JPS6379444A - シリアルデ−タ受信装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、例えばホームバスシステムを使用してデー
タをシリアルに伝送するデータ伝送システムにおいてシ
リアルデータを受信するシリアルデータ受信装置に関す
る。

（従来の技術） ホームバスシステムを使用してデータをシリアルに伝送
するシステムは経済的には有利であるが、セラミック振
動子等を使用しているのでクロック精度があまり良くな
く、遅れや進みが生じて伝送エラーを発生し易いもので
あるため、従来受信データの各ビットを該ビットの中央
でサンプリングして該ビットのレベルを検出することで
前記遅れや進みの影響を受けないようにしたり、また更
にホームバスシステムのパスラインには一般にノイズや
リンギングが生じて伝送エラーが発生し易いものである
ので、これを防止するためにビットの中央付近から該ビ
ットのレベルを任意回数サンプルする動作を同じレベル
が検出されるまで行ない検出された同じレベルを該ビッ
トのレベルとして決定するようにしていた。

（発明が解決しようとする問題点） 上述したように、各ビットの中央でサンプリングして該
ビットのレベルを検出する従来の方法はサンプリング個
所が中央の１個所であって狭すぎるため、ホームバスシ
ステムのパスラインに生じるノイズやリンギングの影響
を完全に防止することができず、ノイズやリンギング等
の影響による伝送エラーが発生し易いという問題がある
。

また、任意回数サンプルしてレベルを決定する従来の方
法は各ビットを読み込む時間が一定でないため、データ
の受信動作と並行に他の各種処理を同時に行なおうとす
る場合、時間の制約を受ける処理をデータの受信と同時
に並行して行なうことが困難であるという問題がある。

この発明は、上記に鑑みてなされたもので、その目的と
するところは、受信したデータのレベルを適確に判定し
て信頼性の高い動作を行ない得るようにしたシリアルデ
ータ受信装置を提供することにある。

［発明の構成］ （問題点を解決するための手段） 上記目的を達成するため、この発明は、第１図に示す如
く、直列に受信した各ビットのレベルを所定の間隔で検
出するレベル検出手段１と、各ビットに対して前記レベ
ル検出手段で検出したレベルが第１のレベルにある数お
よび第２のレベルにある数をそれぞれ計数する第１およ
び第２の計数手段３，５と、該第１および第２の計数手
段の計数結果のいずれか一方が他方より先に所定数に達
した方の計数手段が計数したレベルを該受信したビット
のレベルとして判定する判定手段７とを有することを要
旨とする。

（作用） この発明のシリアルデータ受信装置においては、直列に
受信した各ビットのレベルを所定間隔で検出し、該検出
したレベルが第１のレベルにある数と第２のレベルにあ
る数とを計数して該計数結果のうち先に所定数に達した
レベルを受信ビットのレベルとして判定している。

（実施例） 以下、図面を用いてこの発明の詳細な説明する。

第２図はこの発明のシリアルデータ受信装置が適用され
るホームバスシステムの接続構成図であり、第３図は第
２図のホームバスシステムに使用されるホームバスイン
タフェースの構成を示すブロック図である。

第２図に示すようにホームバスシステムは複数のホーム
バスインタフェース２３が共通のデータバス２１に接続
されて構成され、各ホームバスインタフェース２３は該
データバス２１を介してシリアルにデータ通信を行なっ
ている。

各ホームバスインタフェース２３は第３図に示すように
データバス２１を接続されたシリアルＩ１０インタフェ
ース２５を介して他のホームバスインタフェース２３と
データの送受信動作を行なっている。

シリアルＩ１０インタフェース２５にはマイクロプロセ
ッサ等からなるＣＰＵ　２７および割込制御装置３５が
接続されている。ＣＰＵ２７には同一のバスを介してス
イッチ２９、リレー３１および表示装置３３が接続され
るとともに、記憶装置４１、他のＣＰＵ等を含む制御回
路３９、タイミング制御装置３７がそれぞれ独立のバス
を介して接続されている。また、割込制ｔｉｌｌ装Ｍ　
３５はＣＰＵ２７に割込みがかけられるようにＣＰＵ２
７に接続されている。更に、ＣＰＬ１２７にはセラミッ
ク振動子４３が接続され、これにより所定のクロック信
号を得ている。

次に第４図のフローに従って本実施例の作用を説明する
。

通常、ＣＰＵ２７はシリアルＩ１０インタフェース２５
を介して伯のホームバスインタフェース２３とのデータ
の授受を制御するとともに、スイッチ２９、リレー３１
および表示装置３３の制御、記憶＠置４１および制御回
路３９とのデータの授受を割込制ｔ！ＩＩ装＠３５およ
びタイミング制御装置３７とによって同時に並行処理し
ている。

このような状態において、まず伯のホームバス　′イン
タフェース２３からデータバス２１を介して第３図に示
すホームバスインタフェース２３に第５図に示すような
受信波形を有するデータが送られてきたとすると、該デ
ータはシリアルＩ１０インタフェース２５を介して受信
され、該データを構成する各バイトのスタートビットの
立ち上りで割込制御装置３５からＣＰＵ２７に外部割込
みが発生し、第４図（ａ　’）に示す外部割込み処理が
起動される。

なお、本実施例のシリアルデータ受信装置においては、
受信したデータの各ビットのレベルを所定の間隔で検出
し、該検出レベルが第１のレベル、例えば論理レベルの
ｒＯＪレベルにある数および第２のレベル、例えば論理
「１」レベルにある数を計数している。このため、本実
施例においては第１のレベルの数を計数する第１のカウ
ンタｎ。

および第２のレベルの数を計数する第２のカウンタｎ１
を例えばソフト等により構成している。そして、このカ
ウンタｎｏ　、ｎ、の計数結果が先に所定数Ｎに達した
方のカウンタで計数したレベルを受信ビットのレベルと
して判定している。

このため、上述したように外部割込みが発生して第４図
（ａ　）の処理が起動されると、この第４図（ａ　）の
処理においては、まず第１のカウンタｎ（、および第２
のカウンタｎ１をそれぞれ「０」にクリアする（ステッ
プ１１０）。それから、上述した所定の間隔でレベル検
出を行なうのにタイマ割込みをかけて行なうために該タ
イマ割込みをかけるためのタイミングをセットする（ス
テップ１２０）。なお、このタイマは例えばソフト等に
より構成される。

タイマ割込みのタイミングがセットされると、タイマ割
込み許可をセットし、それからこの間は外部割込みをで
きないようにセットしくステップ１３０．１４０）、元
のルーチンに戻って第４図（ａ）の割込処理を終了する
。なお、タイマ割込みは各ビットに対して等間隔で２Ｎ
−１回（Ｎ＝１．２．・・・・・・）行なわれ、この割
込み毎に受信ビットのレベルが検出される。

第４図（ａ）の処理によりセットされたタイマ割込みが
発生すると、第４図（ｂ　）のタイマ割込み処理が起動
され、まず受信したデータ、すなわちビットを読み込む
とともに、該ビットのレベルを検出し、該受信ビットの
レベルがｒＯＪか否かがチェックされる（ステップ２１
０．２２０＞。

受信ビットのレベルがｒＯＪの場合には、第１カウンタ
ｎＱをインクリメントし、該第１のカウンタｎＯの計数
結果が所定数Ｎに達したか否かをチェックする（ステッ
プ２３０，２４０＞。また、同様に受信ビットのレベル
が「１」の場合には、第２のカウンタｎ１をインクリメ
ントし、該第２のカウンタｎ１の計数結果が所定数Ｎに
達したか否かをチェックする（ステップ２３５．２４５
）。

第１のカウンタｎ、）および第２のカウンタ０丁の計数
結果が両者とも所定数Ｎに達していない場合には、再度
タイマ割込みのタイミングを上述したようにセットしく
ステップ２９０）　、第４図（ｂ　）のタイマ割込み処
理を終了する。そして、該ステップ２９０でセットした
割込みタイミングになると、再度第４図（ｂ　）のタイ
マ割込みが発生し、同じ動作が繰り返される。

この繰返し動作の結果、第１のカウンタｎＱの計数結果
が先に所定数Ｎに達すると、全受信したビットのレベル
を「０」と判定する（ステップ２５０）。また、第２の
カウンタｎ１の計数結果が先に所定数Ｎに達すると、受
信したビットのレベルを「１」と判定する（ステップ２
５５）。

このように受信ビットのレベルが判定されると、第１の
カウンタｎＱおよび第２のカウンタｎ１をｒＯＪにクリ
アする（ステップ２６０）。この動作は各ビットについ
て各バイト毎に繰返して行なわれ、該バイトに対する処
理が終了すると、外部割込みを許可状態に戻しくステッ
プ２７０，２８０）、第４図（ｂ）の割込み処理を終了
する。

なお、第４図（ｂ　）の処理はタイマ割込みが発生する
毎に実行されるが、このタイマ割込みの間に第４図（０
）に示すその他の処理、例えば上述したようにスイッチ
２９．リレー３１９表示装置３３を制御する処理等が並
行して時分割的に行なわれ（ステップ３１０）、処理能
力を向上している。

また、上記サンプリングは、各ビットに対して最大２Ｎ
−１回でよく、伝送条件が良い場合にはＮ回のサンプリ
ングでビットレベルが判定されるため、２Ｎ−１回のう
ちＮ−１回分の処理時間を他の並行処理に使用すること
ができ、ＣＰＵの処理時間を有効に使用できる。

今、第５図に示すような波形のデータを受信した場合に
おいて、該受信データの各ビットに対して該ビットのレ
ベルの検出が図示のタイミングｔ０１．ｔ０２．ｔ０３
１ｔｊ１．ｔ１２”””で各ビットに対して３回行なわ
れたとすると、該タイミングで受信ビットのレベルを検
出した結果は第６図の表示において各タイミングに対す
るサンプル値として示されているレベルとなる。すなわ
ち、ストップビットに対してはＮ１−Ｊ、スタートビッ
トに対してはｒｏＯ−Ｊ　、データビット０に対しては
ｒｌｏｌＪ、データビット１に対してはｒｏｏＯＪとな
っている。この検出したレベルを上述したように計数し
、この場合の上記所定数Ｎを「２」とすると、該受信し
たデータは表に示すようにストップビットに対しては「
１」、スタートビットに対しては「Ｏ」、データビット
Ｏに対しては「１」、データビット１に対しては「０」
、すなわち表において＊１で示すデータ値「１０１０」
となり、送信したデータｒ１０１０Ｊと一致するが、従
来のように各ビットの中央付近で１回サンプリングする
場合には、受信したビットの値を＊２で示すようにデー
タビットＯのほぼ中央で発生するノイズの影響を防止で
きず、該データビットＯのレベルを「０」と誤判定して
しまう結果となっている。なお、＊３を付したタイミン
グｔ０３．ｔ１３等においては既にビットの値が確定し
ているので、サンプリングが行なわれないようになって
いる。

［発明の効果］ 以上説明したように、この発明によれば、直列に受信し
た各ピッ１〜のレベルを所定間隔で検出し、該レベルが
第１および第２のレベルにある数を計数して該計数結果
のうち先に所定数に達したレベルを受信ビットのレベル
として判定しているので、ノイズやリンギングおよびビ
ットタイミングの遅れや進みに対する誤動作が防止され
るとともに、受信ビットのレベルの計数はいずれかが所
定数に達するまでと制限されているため、最大受信処理
時間も制限されているので、時間制約のある処理でも同
時に並行処理することができ、処理効率を向上すること
ができる。

【図面の簡単な説明】

第１図はこの発明のクレーム対応図、第２図はこの発明
のシリアルデータ受信ｖｊ装置が適用されるホームバス
システムの接続構成図、第３図はこの発明の一実施例に
係るシリアルデータ受信装置を含むホームバスインタフ
ェースのブロック図、第４図は第３図の装置の作用を示
すフローチャート、第５図は受信データの波形の一例を
示す図、第６図は第５図のデータの各ビットに対するレ
ベル判定結果を示す表である。 １・・・レベル検出手段 ３・・・第１の計数手段 ５・・・第２の計数手段 ７・・・判定手段 第１図 図面の浄Ｌ（内容に変更なし） 第３図 手続ネ…１Ｅ９ｉ４’　（方式） 昭和６２年年月宍日

Claims (1)

【特許請求の範囲】
1. 直列に受信した各ビットのレベルを所定の間隔で検出す
   るレベル検出手段と、各ビットに対して前記レベル検出
   手段で検出したレベルが第１のレベルにある数および第
   ２のレベルにある数をそれぞれ計数する第１および第２
   の計数手段と、該第１および第２の計数手段の計数結果
   のいずれか一方が他方より先に所定値に達した方の計数
   手段が計数したレベルを前記受信したビットのレベルと
   して判定する判定手段とを有することを特徴とするシリ
   アルデータ受信装置。