JPS6380354A - デ−タチエイン方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、メモリの複数領域間でデータ転送を行なう場
合のデータチェーン方式に関する。

（従来の技術） 従来、メモリの複数領域間でデータ転送を行なう場合、
領域が異なるごとにデータ転送を−旦終了させ、所定の
割込み信号によシ転送終了が報告されると、あらためて
メそリアドレスおよびデータ転送回数を指定して次の領
域に対してデータ転送を行なう方法が一般的であった。

また、データ転送中に誤動作が発生した場合も、前述し
たと同様に一旦データ転送を打ち切って所定の割込み処
理を行ない、あらためて誤動作発生時のメモリアドレス
からデータ転送を再実行していた。

（発明が解決しようとする問題点） 前述した従来のデータチェーン方式では、メモリ領域が
異なるとと、あるいはデータ転送中に誤動作が発生する
ごとに、転送終了の割込み処理を行ない、あらためてメ
モリアドレスおよび転送回数を指定してデータ転送命令
を発行する必要があつ九ので、そのための処理時間を要
し、データ転送に迅速性が欠けるという問題点を有して
いた。

本発明はこのような問題点を解決するためＫなされたも
ので、−回の入出力動作でメそすの複数領域間でデータ
転送が行ない得、かつ、データ転送中に誤動作が発生し
た場合にも自動的にデータ転送を再実行でき、データ転
送の処理時間が大幅に短縮できるデータチェーン方式の
提供を目的とする。

（問題点を解決するための手段） 前記目的を達成するため、本発明は、メモリアドレスの
初期値を保持する第一ＦＩＦＯレジスタと、メモリアド
レスをカウントする第一カウンタと、データ転送中に誤
動作が発生した場合、その誤動作発生時のメモリアドレ
スを保持する第一レジスタと、前記第一カウンタに格納
するメモリアドレスとして前記第一ＦＩＦＯレジスタの
出力または前記第一レジスタの出力のうちいずれか一方
を選択する第一選択器と、データ転送回数の初期値を保
持する第二ＦＩＦＯレジスタと、データ転送回数をカウ
ントする第二カウンタと、データ転送中に誤動作が発生
した場合、その誤動作発生時のデータ転送回数を保持す
る第二レジスタと、前記第二カウンタに格納するデータ
転送回数として前記第二ＦＩＦＯレジスタの出力または
前記第二レジスタの出力のうちいずれか一方を選択する
第二選択器とを備え、前記第二カウンタのカウント値が
格納した転送回数に達し死場合は、前記第一ＦＩＦＯレ
ジスタから前記第一カウンタに次のメモリアドレスの初
期値を格納すると同時に、前記第二ＦＩＦＯレジスタか
ら前記第二カウンタに次のデータ転送回数の初期値を格
納することによりデータ転送を続行し、一方、データ転
送中に誤動作が発生した場合は、前記第一レジスタから
前記第一選択器を介して前記第一カウンタに誤動作発生
時のメモリアドレスを格納すると同時に、前記第二レジ
スタから前記第二選択器を介して前記第二カウンタに誤
動作発生時のデータ転送回数を格納してデータ転送を再
実行する構成としである。

（実施例） 以下、本発明の一実施例について図面を参照して説明す
る。

第１図は本実施例に係るデータチェーン方式を用いたデ
ータ転送装置を示すブロック図である。

図面において、１はメモリアドレスの初期値を保持する
第一Ｆ　Ｉ　Ｆ　Ｏ（Ｆｉｒｓｔ　ｉｎ　Ｆｉｒｓｔ　
ｏｕｔ）レジスタ、３はメモリアドレスをカウントする
第一カウンタ、４はデータ転送中に誤シを検出するとそ
の誤シが発生したメモリアドレスを保持する第一レジス
タ、２は第一選択器で、前記メモリアドレスをカウント
する第一カウンタ３に格納するメモリアドレスとして、
第一ＦＩＦＯレジスタ１の出力または第一レジスタ４の
出力のうちいずれか一方を選択して切シ換え出力するも
のである。

また、５はデータ転送回数の初期値を保持する第二ＦＩ
ＦＯレジスタ、Ｔはデータ転送回数をカウントする第二
カウンタ、８はデータ転送中に誤シを検出するとそのｍ
ｂが発生した時のデータ転送回数を保持する第二レジス
タ、６は第二選択器で、前記データ転送回数をカウント
する第二カウンタ７に格納するデータ転送回数として、
第二ＦＩＦＯレジスタ５の出力または第二レジスタ８の
出力のうちいずれか一方を選択して出力するものである
。さらに、９はメモリ、１０はデータ転送制御回路であ
る。

第二ＦＩＦＯレジスタ５からは、データ転送回数の初期
値を保持している間、データ転送制御回路１０へとＥＸ
Ｔ信号１０２が出力される。データ転送制御回路１０か
らは、ＬＯＡＤ信号１０３、ＣＮＴ信号１０４、ＳＥＬ
信号１０８が所定のブロックへ出力される。ＬＯＡＤ信
号１０３は、第一カウンタ３に第一ＦＩＦＯレジスタ１
からのメモリアドレスの初期値または第一レジスタ４か
らの誤り発生時のメモリアドレスを格納するとともに、
第二カウンタＴに第二ＦＩＦＯレジスタ５からのデータ
転送回数の初期値または第二レジスタ８からの誤シ発生
時のデータ転送回数を格納するための制御信号である。

ＣＮＴ信号１０４は、第一カウンタ３および第二カウン
タ７がメモリアドレスおよびデータ転送回数をカウント
するための制御信号である。

そして、データ転送回数をカウントする第二カウンタ７
のカウント数が格納されたデータ転送回数に達した時、
第二カウンタＴからデータ転送制御回路１０へとＴＣ信
号１０５が出力される。

一方、第一選択器２および第二選択器６は、通常は第一
ＦＩＦＯレジスタ１および第二ＦＩＦＯレジスタ５に保
持されているメモリアドレスの初期値を選択するが、デ
ータ転送制御回路１０がデータ転送中の誤シをメモリ９
からの信号１０６から検出すると、ＳＥＬ信号１０８を
入力して第一レジスタ４の出力および第二レジスタ８の
出力を選択して出力するように制御されている。なお、
第一レジスタ４および第二レジスタ８は、メモリ９から
の信号１０６からデータ転送中の誤りを検出した時、メ
モリアドレスおよびデータ転送回数を保持する。

いま、メモリアドレスＡからデータ転送回数り回、メモ
リアドレスＢからデータ転送回数Ｆ回、メモリアドレス
Ｃからデータ転送回数Ｆ回のデータ転送を行なう場合、
はじめに第一ＦＩＦＯレジスタ１にメモリアドレスの初
期値Ａ、Ｂ、Ｃが、また、第二ＦＩＦＯレジスタ５にデ
ータ転送回数の初期値り、Ｅ、Ｆがそれぞれプログラム
にもとづき格納される。データ転送制御回路１０は、デ
ータ転送要求信号１０１を検出すると、ＬＯＡＤ信号１
０３を出力し、第一ＦＩＦＯレジスタ１からメモリアド
レスＡを第一カウンタ３に格納し、同時に第二ＦＩＦＯ
レジスタ５からデータ転送回数りを第二カウンタＴに格
納するよう制御する。

すると、メモリ９に対して第一カウンタ３からメモリア
ドレスＡが与えられてデータ転送が開始する。そして、
第二カウンタ７のカウント数が、格納されたデータ転送
回数りに達するまで（すなわち、ＴＣ信号１０５が出力
されるまで）、−回のデータ転送毎にＣＮＴ信号１０４
が出力され、メモリアドレスおよびデータ転送回数のカ
ウントが続けられる。

その後、ＴＣ信号１０５が出力されると、データ転送制
御回路１０がＥＸＴ信号１０２を検出して、第一ＦＩＦ
Ｏレジスタ１から次のメモリアドレスＢが第一カウンタ
３に格納され、同時に第二ＦＩＦＯレジスタ５から次の
データ転送回数Ｅが第二カウンタ７に格納され、引き続
きデータ転送が実行される。

同様にして、ＴＣ信号１０５が出力された時にＥＸＴ信
号１０２を検出しなくなるまで、すなわち、メモリアド
レスＣからＦ回のデータ転送を終了するまで、連続して
データ転送が実行され、全てのデータ転送が終了したと
き、データ転送制御回路１０からＩＮＴ信号１０７を出
力され、データ転送の終了が報告される。

また、データ転送中に誤りが発生すると、その時のメモ
リアドレスおよびデータ転送回数を第一レジスタ４およ
び第二レジスタ８で保持し、選択器２および選択器６を
経由して第一カウンタ３および第二カウンタ７に誤シが
発生した時のメモリアドレスおよびデータ転送回数が格
納され、データ転送を再実行する。再実行の結果、正常
にデータ転送ができた場合は引き続きデータ転送を実行
するが、再実行の結果、再び同一メモリアドレスで誤シ
が検出されると、その時点でデータ転送を終了し、工Ｎ
Ｔ信号１０７によシデータ転送の終了が報告される。

このように、本実施例では、従来技術のごとく、メモリ
領域が異なる場合およびデータ転送中に誤シが発生した
場合にも、転送終了の割込み処理とメモリアドレスおよ
びデータ転送回数の指定、データ転送命令等の処理を行
なうことなく、−回の入出力動作で自動的にデータ転送
を引き続き実行することができる。

（発明の効果） 以上説明しなように、本発明は、−回の入出力動作でメ
モリの複数領域間でデータ転送を行ない、かつ、データ
転送中に誤シが発生した場合にも自動的に誤シが発生し
たメモリアドレスからデータ転送を再実行するため、デ
ータ転送の処理時間が大幅に短縮できる効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例に係るデータチェーン方式を
用いたデータ転送装置を示すブロック図である。 １・・・第一ＦＩＦＯレジスタ ２・・・第一選択器 ３・・・第一カウンタ ４・・・第一レジスタ ５・・・第二ＦＩＦＯレジスタ ６・・・第二選択器 Ｔ・・・第二カウンタ ８・・・第二レジスタ ９・・・メモリ １０・・・データ転送制御回路

Claims (1)

【特許請求の範囲】
1. メモリアドレスの初期値を保持する第一ＦＩＦＯレジス
   タと、メモリアドレスをカウントする第一カウンタと、
   データ転送中に誤動作が発生した場合、その誤動作発生
   時のメモリアドレスを保持する第一レジスタと、前記第
   一カウンタに格納するメモリアドレスとして前記第一Ｆ
   ＩＦＯレジスタの出力または前記第一レジスタの出力の
   うちいずれか一方を選択する第一選択器と、データ転送
   回数の初期値を保持する第二ＦＩＦＯレジスタと、デー
   タ転送回数をカウントする第二カウンタと、データ転送
   中に誤動作が発生した場合、その誤動作発生時のデータ
   転送回数を保持する第二レジスタと、前記第二カウンタ
   に格納するデータ転送回数として前記第二ＦＩＦＯレジ
   スタの出力または前記第二レジスタの出力のうちいずれ
   か一方を選択する第二選択器とを備え、前記第二カウン
   タのカウント値が格納した転送回数に達した場合は、前
   記第一ＦＩＦＯレジスタから前記第一カウンタに次のメ
   モリアドレスの初期値を格納すると同時に、前記第二Ｆ
   ＩＦＯレジスタから前記第二カウンタに次のデータ転送
   回数の初期値を格納することによりデータ転送を続行し
   、一方、データ転送中に誤動作が発生した場合は、前記
   第一レジスタから前記第一選択器を介して前記第一カウ
   ンタに誤動作発生時のメモリアドレスを格納すると同時
   に、前記第二レジスタから前記第二選択器を介して前記
   第二カウンタに誤動作発生時のデータ転送回数を格納し
   てデータ転送を再実行することを特徴とするデータチェ
   ーン方式。