JPS6380636A - デ−タ伝送方式及びデ−タ伝送回路 - Google Patents
デ−タ伝送方式及びデ−タ伝送回路Info
- Publication number
- JPS6380636A JPS6380636A JP61223905A JP22390586A JPS6380636A JP S6380636 A JPS6380636 A JP S6380636A JP 61223905 A JP61223905 A JP 61223905A JP 22390586 A JP22390586 A JP 22390586A JP S6380636 A JPS6380636 A JP S6380636A
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- JP
- Japan
- Prior art keywords
- data
- transmission
- clock
- data transmission
- latch
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- Pending
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- Dc Digital Transmission (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、通信媒体を介してデジタルデータ伝送を行な
うデータ伝送方式及び回路に関するものである。
うデータ伝送方式及び回路に関するものである。
［従来の技術］
従来、デジタルデータの伝送方式は伝送すべき伝送デー
タの最大搬送周波数の２倍の周波数を持つクロックに同
期させて伝送していた。
タの最大搬送周波数の２倍の周波数を持つクロックに同
期させて伝送していた。
以下、第３図及び第４図を参照しながら、従来のデジタ
ルデータの伝送方式について説明する。
ルデータの伝送方式について説明する。
第３図は従来のデジタルデータ伝送回路のブロック図で
あり、図中３１は伝送すべきデジタルデータを発振回路
３２よりの出力同期クロックに同期して出力するデータ
供給部、３２はデータ伝送に必要なりロック信号を発生
する発振回路、３３は送信クロック４１の例えば立上が
りに同期してデータ供給部３１よりの送信データをラッ
チするフリップフロップＡ、３４は受信クロック信号４
２に同期して伝送路３７を介して送られてくる受信デー
タをラッチするフリップフロップＢ１３５はフリップフ
ロップＢ３４で受信ラッチされた受信データを処理する
データ処理部である。なお、図示の破線Ｐより左側がデ
ータの送信側Ｔであり、右側がデータの受信側Ｒである
。
あり、図中３１は伝送すべきデジタルデータを発振回路
３２よりの出力同期クロックに同期して出力するデータ
供給部、３２はデータ伝送に必要なりロック信号を発生
する発振回路、３３は送信クロック４１の例えば立上が
りに同期してデータ供給部３１よりの送信データをラッ
チするフリップフロップＡ、３４は受信クロック信号４
２に同期して伝送路３７を介して送られてくる受信デー
タをラッチするフリップフロップＢ１３５はフリップフ
ロップＢ３４で受信ラッチされた受信データを処理する
データ処理部である。なお、図示の破線Ｐより左側がデ
ータの送信側Ｔであり、右側がデータの受信側Ｒである
。
また、３６はデータ供給部３１よりの出力データ信号、
３７は伝送路であり、３８は伝送路３７の送信側、３９
は伝送路３７の受信側、４０はフリップフロップＢ３４
よりの出力受信データ、４１は送信クロック、４２は受
信クロックであり、両クロック信号は共通タイミングで
あり、データ伝送時の伝送データの最大搬送周波数の２
倍の周波数（データ１ビット当りの伝送時間を１周期と
する周波数）である。
３７は伝送路であり、３８は伝送路３７の送信側、３９
は伝送路３７の受信側、４０はフリップフロップＢ３４
よりの出力受信データ、４１は送信クロック、４２は受
信クロックであり、両クロック信号は共通タイミングで
あり、データ伝送時の伝送データの最大搬送周波数の２
倍の周波数（データ１ビット当りの伝送時間を１周期と
する周波数）である。
以上の構成によるデータ伝送タイミングを第４図に示す
。送信すべきデータ列、Ｄｉ、Ｄ２゜Ｄ３．Ｄ４．・・
・はデータ供給部３１より信号線３６を介してフリップ
フロップ３３に入力される。フリップフロップ３３では
送信クロック４１の立上りに同期してこのデータ列を順
次ラッチし、伝送路３７に出力する。受信側のフリップ
フロップ３４では、伝送路３７を介して送られてきたデ
ータ列Ｄｉ、Ｄ２．Ｄ３．Ｄ４．・・・を受信クロック
４２（送信クロック４１と同タイミング）の立上りでラ
ッチし、データ処理部３５に出力する。
。送信すべきデータ列、Ｄｉ、Ｄ２゜Ｄ３．Ｄ４．・・
・はデータ供給部３１より信号線３６を介してフリップ
フロップ３３に入力される。フリップフロップ３３では
送信クロック４１の立上りに同期してこのデータ列を順
次ラッチし、伝送路３７に出力する。受信側のフリップ
フロップ３４では、伝送路３７を介して送られてきたデ
ータ列Ｄｉ、Ｄ２．Ｄ３．Ｄ４．・・・を受信クロック
４２（送信クロック４１と同タイミング）の立上りでラ
ッチし、データ処理部３５に出力する。
［発明が解決しようとする問題点］
しかし上述したような伝送方式において、データの最大
周波数が例えば２０ＭＩ（ｚの時、送信データ３９に同
期した送信用クロック４１．４２は、２０ＭＨｚｘ２＝
４０ＭＨｚとなり、このような高速クロックを伝送路３
７上に伝送しなければならない。このため、伝送路３７
の伝送距離、又は伝送路の品買によっては上記クロック
の波形がみだれ、クロックの立上りや立下り波形がなま
ってしまう。これにより、伝送デジタルデータどの位相
が少しずつずれてしまう場合が発生する。
周波数が例えば２０ＭＩ（ｚの時、送信データ３９に同
期した送信用クロック４１．４２は、２０ＭＨｚｘ２＝
４０ＭＨｚとなり、このような高速クロックを伝送路３
７上に伝送しなければならない。このため、伝送路３７
の伝送距離、又は伝送路の品買によっては上記クロック
の波形がみだれ、クロックの立上りや立下り波形がなま
ってしまう。これにより、伝送デジタルデータどの位相
が少しずつずれてしまう場合が発生する。
位相がずれるとデータ取り込みタイミングがずれること
になり、上記クロック信号の立上りが伝送データの出力
変化時になるおそれもある。このような場合には正確な
データ伝送が行なえないという問題点があった。
になり、上記クロック信号の立上りが伝送データの出力
変化時になるおそれもある。このような場合には正確な
データ伝送が行なえないという問題点があった。
［問題点を解決するための手段］
本発明は上述の問題点を解決することを目的として成さ
れたものであり、上述の目的を達成する手段として以下
の構成を備える。
れたものであり、上述の目的を達成する手段として以下
の構成を備える。
即ち、伝送すべきデジタルデータを同期タイミング信号
の立上りでラッチする第１のラッチ手段と、伝送すべき
デジタルデータを同期タイミング信号の立下りでラッチ
する第２のラッチ手段と、該第２のラッチ手段よりの出
力と第１のラッチ手段よりの出力とを交互に選択出力す
る選択手段とを備える。
の立上りでラッチする第１のラッチ手段と、伝送すべき
デジタルデータを同期タイミング信号の立下りでラッチ
する第２のラッチ手段と、該第２のラッチ手段よりの出
力と第１のラッチ手段よりの出力とを交互に選択出力す
る選択手段とを備える。
［作用］
以上の構成において、同期タイミング信号の立上り及び
立下りに同期してデジタルデータを出力し、伝送データ
の最大周波数と同一の周波数を持つクロックに同期させ
てデジタルデータを伝送する。
立下りに同期してデジタルデータを出力し、伝送データ
の最大周波数と同一の周波数を持つクロックに同期させ
てデジタルデータを伝送する。
［実施例］
以下、図面を参照して本発明に係る一実施例を詳説する
。
。
第１図は本発明に係る一実施例のブロック図であり、第
１図においても第３図同様破線Ｐより左側がデータの送
信側Ｔであり、右側がデータの受信側Ｒである。
１図においても第３図同様破線Ｐより左側がデータの送
信側Ｔであり、右側がデータの受信側Ｒである。
図中１は第３図３１と同様のデータ供給部、２は伝送デ
ータの最大周波数と同一の周波数の送信クロック１２（
データ１ビット当りの伝送時間を半周期とするクロック
）を出力する発振回路、３はデータ供給部１よりのデー
タ列Ｄｉ、Ｄ２゜Ｄ３．Ｄ４．Ｄ５．・・・のうちの、
Ｄｉ、Ｄ３゜Ｄ５．・・・を送信クロック１２の立上り
でラッチする送信用ラッチ回路Ａ、４は上記データ列の
うちＤ２．Ｄ４．・・・を送信クロック１２の立下りで
ラッチする送信用ラッチ回路Ｂである。送信用のラッチ
回路Ａ、Ｂ （３，４）は、出力許可入力端子Ｅ１．：
″Ｌｏｗ”レベルが入力された時には、出力をハイイン
ピーダンス状態とし、Ｅｅｆ４子入力に“Ｈｉｇｈｔ″
レベルが人力された場合には、ラッチデータに従い、“
Ｌｏｗ”レベル、又は“Ｈｉｇｈｔ”レベルを出力する
公知のトライステート出力のラッチ回路で構成されてい
る。５及び９はインバータ回路、６はディレィ回路であ
り、ディレィ回路６は送信クロック１２に所定量のディ
レィ処理を行なう。本実施例では送信クロックの１／４
周期分のディレィをかけている。７は受信クロック１６
の立上りで伝送路１３上の受信データ列１５をラッチす
る受信用ラッチ回路Ａ、８は受信クロックの立下りで受
信データ列１５をラッチする受信用ラッチ回路Ｂであり
、これらのラッチ回路も送信用ラッチ回路同様トライス
テート出力である。また１０は第３図３５と同様のデー
タ処理部である。なお、本実施例のラッチ回路及び伝送
路は１ビツト毎に直列で伝送するものでも、複数ビット
を並列で伝送するものでもよい。並列で伝送する場合に
は、伝送路の線数、及び各ラッチ回路は並列ビット数分
備えればよい。
ータの最大周波数と同一の周波数の送信クロック１２（
データ１ビット当りの伝送時間を半周期とするクロック
）を出力する発振回路、３はデータ供給部１よりのデー
タ列Ｄｉ、Ｄ２゜Ｄ３．Ｄ４．Ｄ５．・・・のうちの、
Ｄｉ、Ｄ３゜Ｄ５．・・・を送信クロック１２の立上り
でラッチする送信用ラッチ回路Ａ、４は上記データ列の
うちＤ２．Ｄ４．・・・を送信クロック１２の立下りで
ラッチする送信用ラッチ回路Ｂである。送信用のラッチ
回路Ａ、Ｂ （３，４）は、出力許可入力端子Ｅ１．：
″Ｌｏｗ”レベルが入力された時には、出力をハイイン
ピーダンス状態とし、Ｅｅｆ４子入力に“Ｈｉｇｈｔ″
レベルが人力された場合には、ラッチデータに従い、“
Ｌｏｗ”レベル、又は“Ｈｉｇｈｔ”レベルを出力する
公知のトライステート出力のラッチ回路で構成されてい
る。５及び９はインバータ回路、６はディレィ回路であ
り、ディレィ回路６は送信クロック１２に所定量のディ
レィ処理を行なう。本実施例では送信クロックの１／４
周期分のディレィをかけている。７は受信クロック１６
の立上りで伝送路１３上の受信データ列１５をラッチす
る受信用ラッチ回路Ａ、８は受信クロックの立下りで受
信データ列１５をラッチする受信用ラッチ回路Ｂであり
、これらのラッチ回路も送信用ラッチ回路同様トライス
テート出力である。また１０は第３図３５と同様のデー
タ処理部である。なお、本実施例のラッチ回路及び伝送
路は１ビツト毎に直列で伝送するものでも、複数ビット
を並列で伝送するものでもよい。並列で伝送する場合に
は、伝送路の線数、及び各ラッチ回路は並列ビット数分
備えればよい。
以上の構成より成る本実施例のデータ伝送タイミングを
第２図に示す。
第２図に示す。
本実施例のデータ供給部１よりは出力データ信号１１に
送信すべきデータ列ＤＩ、Ｄ２．Ｄ３゜Ｄ４．Ｄ５．・
・・が順次出力され、送信用ラッチ回路Ａ３及びＢ４に
入力されている。それぞれのラッチ回路Ａ３及びＢ４は
上述の如く、送信クロック１２の立上り及び立下りでこ
のデータ列を交互にラッチされる。例えばＤｉ、Ｄ３．
Ｄ５．・・・は送信用ラッチ回路Ａ３に、Ｄ２．Ｄ４．
Ｄ６．・・・は送信用ラッチ回路Ｂ４にそれぞれラッチ
される。一方、各々のラッチ回路は、入力のＥ端子が“
Ｈｉｇｈｔ”の区間のみ出力を付勢し、“Ｌｏｗ”の区
間は、ハイインピーダンス状態を保つ。このため、図示
の如く、送信用ラッチ回路Ａ３は区間ＴＩ、Ｔ３．Ｔ５
．・・・の間だけ、送信用ラッチ回路Ｂ４は区間Ｔ２．
Ｔ４．・・・の区間だけ、それぞれラッチデータの出力
を有効とする。
送信すべきデータ列ＤＩ、Ｄ２．Ｄ３゜Ｄ４．Ｄ５．・
・・が順次出力され、送信用ラッチ回路Ａ３及びＢ４に
入力されている。それぞれのラッチ回路Ａ３及びＢ４は
上述の如く、送信クロック１２の立上り及び立下りでこ
のデータ列を交互にラッチされる。例えばＤｉ、Ｄ３．
Ｄ５．・・・は送信用ラッチ回路Ａ３に、Ｄ２．Ｄ４．
Ｄ６．・・・は送信用ラッチ回路Ｂ４にそれぞれラッチ
される。一方、各々のラッチ回路は、入力のＥ端子が“
Ｈｉｇｈｔ”の区間のみ出力を付勢し、“Ｌｏｗ”の区
間は、ハイインピーダンス状態を保つ。このため、図示
の如く、送信用ラッチ回路Ａ３は区間ＴＩ、Ｔ３．Ｔ５
．・・・の間だけ、送信用ラッチ回路Ｂ４は区間Ｔ２．
Ｔ４．・・・の区間だけ、それぞれラッチデータの出力
を有効とする。
従って、伝送路１３上の伝送データは、データ列ＤＩ、
Ｄ２．Ｄ３．Ｄ４．Ｄ５．・・・が順次タイミングチャ
ートに示すように出力されることになる。またこの時の
受信クロック１６はディレィ回路６の作用で１／４周期
遅れたものとなり、受信用ラッチ回路Ａ７、及び、受信
用ラッチ回路Ｂ８は、この受信クロック１６の立上り、
及び立下りで伝送データをそれぞれラッチする。このた
め、ラッチタイミングが多少ずれても、データの安定状
態時に確実に取り込むことができる。
Ｄ２．Ｄ３．Ｄ４．Ｄ５．・・・が順次タイミングチャ
ートに示すように出力されることになる。またこの時の
受信クロック１６はディレィ回路６の作用で１／４周期
遅れたものとなり、受信用ラッチ回路Ａ７、及び、受信
用ラッチ回路Ｂ８は、この受信クロック１６の立上り、
及び立下りで伝送データをそれぞれラッチする。このた
め、ラッチタイミングが多少ずれても、データの安定状
態時に確実に取り込むことができる。
受信用ラッチ回路Ａ７はＤｉ、Ｄ３．Ｄ５．・・・を、
受信用ラッチ回路Ｂ８はＤ２．Ｄ４．・・・をそれぞれ
ラッチする。そしてデータ処理部１０には連続したデー
タ列Ｄｉ、Ｄ２．Ｄ３．Ｄ４．・・・が受信データ１７
として入力される。
受信用ラッチ回路Ｂ８はＤ２．Ｄ４．・・・をそれぞれ
ラッチする。そしてデータ処理部１０には連続したデー
タ列Ｄｉ、Ｄ２．Ｄ３．Ｄ４．・・・が受信データ１７
として入力される。
以上説明したように本実施例によれば、伝送データの搬
送周波数の最大周波数と同一の周波数を持つクロックに
同期させてデータ伝送を行ない、さらに受信用クロック
を送信用クロックと比し、必要分だけ遅延させて伝送す
ることにより、伝送上の波形ひずみ等の影響を受けずに
、伝送すべきデジタルデータ信舟をこの受信用クロック
に同期させながら、確実に伝送することができる。
送周波数の最大周波数と同一の周波数を持つクロックに
同期させてデータ伝送を行ない、さらに受信用クロック
を送信用クロックと比し、必要分だけ遅延させて伝送す
ることにより、伝送上の波形ひずみ等の影響を受けずに
、伝送すべきデジタルデータ信舟をこの受信用クロック
に同期させながら、確実に伝送することができる。
さらに、伝送に使用する同期クロックの周波数を伝送デ
ータの搬送周波数の最大周波数と同一の周波数としたた
め、この同期クロックの周波数を従来の１／２とするこ
とができる。これにより、データ伝送の信頼性が向上す
ると共に、周辺ＩＣ等の低速化が可能となる。
ータの搬送周波数の最大周波数と同一の周波数としたた
め、この同期クロックの周波数を従来の１／２とするこ
とができる。これにより、データ伝送の信頼性が向上す
ると共に、周辺ＩＣ等の低速化が可能となる。
また伝送路上からの不要放射抑制にも大きな効果がある
。
。
［発明の効果コ
以上説明した様に本発明によれば、デジタルデータ伝送
における信頼性を大きく向上させることができると共に
、装置も高速なものが必要と、されず、廉価、高信顆性
のものとすることができる。
における信頼性を大きく向上させることができると共に
、装置も高速なものが必要と、されず、廉価、高信顆性
のものとすることができる。
第１図は本発明に係る一実施例のブロック図、第２図は
本実施例の伝送制御タイミングチャート、 第３図は従来のデータ伝送回路のブロック図、第４図は
従来の伝送制御タイミングチャートである。 図中、１，３１はデータ供給部、２．３２は発振回路３
，４，７，８，３３．３４はラッチ回路、６はディレィ
回路、１０．３５はデータ処理部である。
本実施例の伝送制御タイミングチャート、 第３図は従来のデータ伝送回路のブロック図、第４図は
従来の伝送制御タイミングチャートである。 図中、１，３１はデータ供給部、２．３２は発振回路３
，４，７，８，３３．３４はラッチ回路、６はディレィ
回路、１０．３５はデータ処理部である。
Claims (3)
- （１）通信媒体を介してデジタルデータ伝送を行なうデ
ータ伝送方式において、データの伝送を前記通信媒体上
の伝送データの最大伝送周波数と同一の周波数を持つク
ロックに同期させて行なうことを特徴とするデータ伝送
方式。 - （２）通信媒体を介してデジタルデータ伝送を行なうデ
ータ伝送回路であつて、伝送すべきデジタルデータを同
期タイミング信号の立上りでラッチする第１のラッチ手
段と、伝送すべきデジタルデータを同期タイミング信号
の立下りでラッチする第２のラッチ手段と、該第２のラ
ッチ手段よりの出力と前記第１のラッチ手段よりの出力
とを交互に選択出力する選択手段とを備え、前記同期タ
イミング信号の立上り及び立下りに同期してデジタルデ
ータを出力することを特徴とするデータ伝送回路。 - （３）第１のラッチ手段及び第２のラッチ手段は選択手
段により出力選択されていないときはハイインピーダン
ス出力とすることを特徴とする特許請求の範囲第２項に
記載のデータ伝送回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61223905A JPS6380636A (ja) | 1986-09-24 | 1986-09-24 | デ−タ伝送方式及びデ−タ伝送回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61223905A JPS6380636A (ja) | 1986-09-24 | 1986-09-24 | デ−タ伝送方式及びデ−タ伝送回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6380636A true JPS6380636A (ja) | 1988-04-11 |
Family
ID=16805544
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61223905A Pending JPS6380636A (ja) | 1986-09-24 | 1986-09-24 | デ−タ伝送方式及びデ−タ伝送回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6380636A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01186032A (ja) * | 1988-01-20 | 1989-07-25 | Sharp Corp | データ出力装置 |
| JPH05308353A (ja) * | 1992-04-28 | 1993-11-19 | Oki Electric Ind Co Ltd | クロック信号の伝送方法 |
-
1986
- 1986-09-24 JP JP61223905A patent/JPS6380636A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01186032A (ja) * | 1988-01-20 | 1989-07-25 | Sharp Corp | データ出力装置 |
| JPH05308353A (ja) * | 1992-04-28 | 1993-11-19 | Oki Electric Ind Co Ltd | クロック信号の伝送方法 |
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